KR102109062B1 - 반도체 기판, 발광 소자 및 전자 소자 - Google Patents

반도체 기판, 발광 소자 및 전자 소자 Download PDF

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Abstract

반도체 기판은 기판 상에 배치되는 버퍼층과, 버퍼층 상에 배치되는 다수의 나노 구조물과, 버퍼층 상에 배치되는 확산 방지층과, 확산 방지층 상에 배치되는 제어층과, 제어층 상에 배치되는 도전형 반도체층을 포함한다.

Description

반도체 기판, 발광 소자 및 전자 소자{Semiconductor substrate, light emitting device, and Electronic device}
실시예는 반도체 기판에 관한 것이다.
실시예는 발광 소자에 관한 것이다.
실시예는 전자 소자에 관한 것이다.
화합물 반도체 재질을 이용한 다양한 전자 소자나 발광 소자가 개발되고 있다.
전자 소자로는 태양 전지, 광 검출기 또는 전력 소자가 사용될 수 있다.
이러한 전자 소자나 발광 소자는 반도체 기판을 기반으로 제조될 수 있다. 반도체 기판은 성장 기판과 그 위에 성장되는 화합물 반도체층을 포함한다.
이러한 반도체 기판에서, 성장 기판과 화합물 반도체층 사이에 격자 상수 및 열 팽창 계수로 인해 다양한 결함이 발생될 수 있다.
종래의 반도체 기판은 성장 기판과 화합물 반도체층 간의 격자 상수 차이로 인해 전위(dislocation)이 발생되어 결정성이 악화되는 문제가 있다.
아울러, 성장 기판과 화합물 반도체층 간의 열 팽창 계수 차이로 응력(strain)이 발생되고, 이러한 응력에 의해 화합물 반도체층에 크랙(cracks)이 발생되거나 성장 기판이 깨진다.
이와 같이, 종래의 반도체 기판은 화합물 반도체층에 크랙이 발생되기 때문에, 발광 소자나 전자 소자로서의 실질적인 기능을 하는 반도체층를 양질로 두껍게 성장시킬 수 없는 문제가 있다.
실시예는 신뢰성을 확보할 수 있는 반도체 기판을 제공한다.
실시예는 전위를 차단하여 결정성을 향상시킬 수 있는 반도체 기판을 제공한다.
실시예는 응력을 제어하여 크랙을 방지하여 수율을 향상시킬 수 있는 반도체 기판을 제공한다.
실시예는 성장 기판의 불순물이 확산되는 것을 방지하여 줄 수 있는 반도체 기판을 제공한다.
실시예는 반도체 기판을 이용한 발광 소자를 제공한다.
실시예는 반도체 기판을 이용한 전자 소자를 제공한다.
실시예에 따르면, 반도체 기판은, 기판 상에 배치되는 버퍼층; 상기 버퍼층 상에 배치되는 다수의 나노 구조물; 상기 버퍼층 상에 배치되는 확산 방지층; 상기 확산 방지층 상에 배치되는 제어층; 및 상기 제어층 상에 배치되는 제1 도전형 반도체층을 포함한다.
실시예에 따르면, 발광 소자는, 상기 반도체 기판; 상기 반도체 기판 상에 배치된 활성층; 및 상기 활성층 상에 배치되고 상기 반도체 기판의 상기 제1 도전형 반도체층의 제1 도펀트와 반대 극성인 제2 도펀트를 포함하는 제2 도전형 반도체층을 포함한다.
실시예에 따르면, 전자 소자는, 상기 반도체 기판; 상기 반도체 기판의 양측 영역 상에 배치되고 상기 반도체 기판의 상기 제1 도전형 반도체층의 제1 도펀트와 반대 극성인 제2 도펀트를 포함하는 제2 도전형 반도체층; 상기 반도체 기판의 중앙 영역 상에 배치된 채널층; 상기 채널층 상에 배치된 게이트 전극; 및 상기 반도체 기판의 양측 영역 상에 배치된 상기 제2 도전형 반도체층 상에 형성된 소오스 전극 및 드레인 전극을 포함한다.
실시예는 버퍼층 상에 다수의 나노 구조물을 형성하여 줌으로써, 상기 버퍼층을 통해 올라오는 전위가 차단될 수 있다.
실시예는 성장 기판 상에 확산 방지층을 형성하여 줌으로써, 성장 기판의 불순물이 도전형 반도체층으로 확산되는 것을 방지하여 줄 수 있다.
실시예는 성장 기판 상에 제어층을 형성하여 응력을 제어하여 줌으로써, 도전형 반도체층에 의한 인장형 응력을 보완하여 주어 도전형 반도체층에 크랙이 발생하거나 성장 기판이 깨지는 것을 방지하여 줄 수 있다. 아울러, 제어층에 의해 버퍼층 또는 확산 방지층을 통해 올라오는 전위를 차단하여 더 이상 도전형 반도체층으로 올라가지 않도록 하여 상기 도전형 반도체층의 결정성을 향상시킬 수 있다.
실시예는 확산 방지층 위에 또 다른 확산 방지층을 형성하여 줌으로써, 성장 기판의 불순물의 확산을 보다 더 완벽하게 차단하여 줄 뿐만 아니라 시드층으로서 제어층의 성장을 용이하게 하여 줄 수 있다.
도 1은 제1 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 2는 도 1에서 버퍼층, 확산 방지층 및 제어층을 확대하여 도시한 단면도이다.
도 3은 일 실시예에 따른 제어층에서의 Si 및 Ge의 농도 분포를 도시한 도면이다.
도 4는 다른 실시예에 따른 제어층에서의 Si 및 Ge의 농도 분포를 도시한 도면이다.
도 5는 제2 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 6은 제3 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 7은 도 6의 제2 확산 방지층에서의 Si의 농도 분포를 도시한 도면이다.
도 8은 제4 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 9는 실시예에 따른 발광 소자를 도시한 단면도이다.
도 10은 실시예에 따른 발광 소자 패키지를 도시한 단면도이다.
도 11은 실시예에 따른 MOSFET를 도시한 단면도이다.
발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 제1 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 1을 참조하면, 제1 실시예에 따른 반도체 기판(1)은 성장 기판(3), 버퍼층(5), 확산 방지층(7), 제어층(9), 비 도전형 반도체층(11) 및 도전형 반도체층(13)을 포함할 수 있다.
상기 비 도전형 반도체층(11)은 형성되지 않을 수도 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층(5), 상기 제어층(9), 상기 비 도전형 반도체층(11) 및 상기 도전형 반도체층(13)은 II-VI족 또는 III-V족 화합물 반도체 재질로 이루어지는 AlxInyGa(1-x-y)N(0<x<1, 0<y<1, 0<x+y<1)로 형성될 수 있다. 예컨대, 상기 버퍼층(5), 상기 제어층(9), 상기 비 도전형 반도체층(11) 및 상기 도전형 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층(5), 상기 제어층(9), 상기 비 도전형 반도체층(11) 및 상기 도전형 반도체층(13)은 단일 장비, 예컨대 MOCVD 장비를 이용하여 일괄적으로 그리고 순차적으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 즉, MOCVD 장치의 챔버 속에 상기 성장 기판(3)을 로딩하여 안착시킨 다음, II-VI족 또는 III-V족 화합물 반도체 재질의 순 원료(raw material), 즉 트리메틸갈륨(TMGa), 트리메틸인듐(TMIn), 트리메틸알루미늄(TMAl), 암모니아 가스(NH3), 질소 가스(N2) 등을 주입하여, 상기 버퍼층(5), 상기 제어층(9), 상기 비 도전형 반도체층(11) 및 상기 도전형 반도체층(13)이 순차적으로 형성될 수 있다. 상기 도전형 반도체층(13)은 위의 순 원료 이외에 도펀트로 사용되기 위해, 예컨대 n형 도펀트를 형성하기 위한 실란 가스(SiH4) 또는 p형 도펀트를 형성하기 위한 비세틸 사이클로 펜타디에닐 마그네슘(EtCp2Mg)이 더 추가될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 실시예에 따른 반도체 기판(1) 상에 추가적인 층들이 더 형성되어, 발광 소자나 전자 소자로 제조될 수 있다. 다시 말해, 제1 실시예에 따른 반도체 기판(1)는 발광 소자나 전자 소자를 제조하기 위한 기판 부재로 사용될 수 있다. 따라서, 상기 반도체 기판(1)에 발생될 수 있는 결함, 예컨대 전위(dislocation), 피트(pit), 핀 홀(pin hole), 크랙(crack), 응력 불균형(non-uniform stress)을 최소화시키거나 완전히 없애 줄 필요가 있다.
상기 성장 기판(3)은 상기 도전형 반도체층(13)을 성장시키는 한편 상기 도전형 반도체층(13)을 지지하는 역할을 하며, 반도체 물질의 성장에 적합한 물질로 형성될 수 있다. 상기 성장 기판(3)은 상기 도전형 반도체층(13)의 격자 상수와 유사하고 열적 안정성을 갖는 재질로 형성될 수 있으며, 전도성 기판, 화합물 반도체 기판 및 절연성 기판 중 하나일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 성장 기판(3)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP 및 Ge로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다.
상기 성장 기판(3)은 도전성을 갖도록 도펀트를 포함할 수도 있지만, 이에 대해서는 한정하지 않는다. 상기 도펀트를 포함하는 상기 성장 기판(3)은 전극층으로 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 실시예에서는 상기 성장 기판(3)이 Si 기판인 것으로 설명하지만, 이에 대해서는 한정하지 않는다.
상기 도전형 반도체층(13)과 비슷한 격자 상수를 갖는 성장 기판(3)을 사용한다 하더라도, 여전히 상기 성장 기판(3)과 상기 도전형 반도체층(13) 사이에는 격자 상수 차이 및 열 팽창률 차이가 존재하여, 전위나 크랙과 같은 결함이 발생될 수 있다.
이러한 결함을 줄여주기 위해, 상기 성장 기판(3)과 상기 도전형 반도체층(13) 사이에 버퍼층(5)이 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층(5)은 상기 성장 기판(3)과 상기 도전형 반도체층(13) 사이의 격자 상수 차이를 완화시켜 줄 수 있다. 또한, 상기 버퍼층(5)은 상기 성장 기판(3)의 상면에 결함(melt-back) 현상에 의해 리세스(recess)가 형성되는 것을 방지하여 주거나 응력을 제어하여 도전형 반도체층(13)에 크랙이 발생되거나 성장 기판(3)이 깨지는 것을 방지하여 줄 수 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층(5)은 위에 언급한 다양한 기능을 충족하기 위해 Al을 포함하는 화합물 반도체 재질로 형성될 수 있다. 예컨대, 상기 버퍼층(5)은 AlN, AlGaN 또는 InAlGaN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층(5)이 형성되더라도, 도 2에 도시한 바와 같이 여전히 전위(15), 피트(17)나 핀 홀이 존재할 수 있다. 피트(17)는 표면에 형성된 리세스일 수 있고, 핀 홀은 상기 버퍼층(5)의 상면과 하면을 관통한 홀일 수 있다.
이러한 전위(15)나 피트(17)를 차단하기 위해, 제1 실시예에서는 상기 버퍼층(5)의 상면이나 내부에 다수의 나노 구조물(16)이 형성될 수 있다. 여기서, 내부라 함은 피트(17)나 핀 홀을 의미할 수 있다. 상기 나노 구조물(16)은 랜덤(random)하게 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
. 상기 나노 구조물(16)은 수평 방향을 따라 서로 간에 이격되도록 배치될 수 있다. 상기 각 나노 구조물(16)은 높이 측정이 되지 않을 정도로 매우 얇을 수 있다. 상기 각 나노 구조물(16)은 랜덤하게 형성되므로, 서로 상이한 높이를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 상기 나노 구조물(16)의 두께는 3Å 내지 50Å 이하일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 나노 구조물(16)은 SiN을 포함하는 IV-V족 화합물 반도체 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 나노 구조물(16)은 하나 또는 둘 이상의 집합체 형태로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 나노 구조물(16)의 직경은 발광 소자의 종류나 사이즈에 따라 수 nm 내지 수백 nm로 다양하게 선택될 수 있다.
상기 나노 주조물에 의해 피트(17)나 핀 홀이 막히게 되어, 전위(15)가 차단될 수 있다.
상기 나노 구조물(16) 사이에 공기가 채워질 수 있지만, 이에 대해서는 한정하지 않는다. 만일 상기 나노 구조물(16) 사이에 상기 확산 방지층(7)이 채워지는 경우, 상기 나노 구조물(16) 사이에 공기가 채워지지 않을 수도 있다.
상기 확산 방지층(7)은 상기 버퍼층(5) 및 상기 나노 구조물(16) 상에 형성될 수 있다. 상기 확산 방지층(7)은 상기 성장 기판(3)의 불순물, 예컨대 카본(carbon)이 상기 버퍼층(5)을 경유하여 상기 도전형 반도체층(13)으로 확산되는 것을 차단하여 줄 수 있다.
상기 확산 방지층(7)은 Si3N4을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 성장 기판(3)의 불순물을 보다 완전하게 차단하기 위해, 상기 확산 방지층(7)은 상기 버퍼층(5)의 전 영역에 형성된 필름(film)이나 층(layer)으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 확산 방지층(7)에 의해 상기 버퍼층(5)이 노출되지 않도록 하기 위해 상기 확산 방지층(7)을 상기 버허층의 전 영역 상에 형성하여 줄 수 있다.
상기 확산 방지층(7)은 질소(N) 가소가 분사되고 있는 상태에서 상기 버퍼층(5)을 향해 다이 실레인(Si2H6) 가스나 실레인(SiH4) 가스를 분사하여 형성될 수 있다. 또는 상기 확산 방지층(7)은 질소(N) 가스와 동시에 다이 실레인(Si2H6) 가스나 실레인(SiH4) 가스를 분사하여 형성될 수도 있다.
상기 확산 방지층(7)의 두께는 상기 성장 기판(3)의 불순물의 확산을 차단할 수 있을 정도이면 충분하다. 예컨대, 상기 확산 방지층(7)의 두께는 1nm 내지 3㎛일 수 있다. 상기 확산 방지층(7)의 두께는 1nm 내지 1000nm일 수 있다. 상기 확산 방지층(7)의 두께는 1nm 내지 300nm일 수 있다.
상기 제어층(9)은 상기 확산 방지층(7) 상에 형성될 수 있다. 상기 제어층(9)은 상기 성장 기판(3)과 상기 도전형 반도체층(13) 사이의 격자 상수의 차이 및/또는 열 팽창 계수 차이에 의해 발생되는 응력을 제어하여 수축형 응력(compressive strain)과 인장형 응력(tensile strain)의 평형이 유지되도록 하여 상기 도전형 반도체층(13)에 크랙이 발생되거나 상기 성장 기판(3)이 깨지는 것을 방지하여 줄 수 있다.
상기 제어층(9)은 II-VI족 또는 III-V족 화합물 반도체 재질로 이루어지는 AlxInyGa(1-x-y)N(0<x<1, 0<y<1, 0<x+y<1)로 형성될 있다. 상기 제어층(9)에는 서로 상이한 적어도 2 종류의 도펀트가 도핑될 수 있지만, 이에 대해서는 한정하지 않는다. 에컨대, 상기 제어층(9)에는 Si 및 Ge이 도핑될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 Si 및 Ge의 총 도핑 농도는 1E17 atoms/cm3 내지 2E19 atoms/cm3일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제어층(9)의 두께는 10nm 내지 5㎛일 수 있다. 상기 제어층(9)의 두께는 10nm 내지 1000nm일 수 있다. 상기 제어층(9)의 두께는 10nm 내지 200nm일 수 있다.
도 3 및 도 4에 도시한 바와 같이, 상기 Si의 도핑 농도와 상기 Ge의 도핑 농도는 상기 제어층(9)의 두께 방향을 따라 가변될 수 있다.
도 3을 참조하면, 예컨대, 상기 Si의 도핑 농도는 상기 확산 방지층(7)으로부터 상기 비 도전형 반도체층(11)으로 갈수록 다시 말해 상기 제어층(9)의 하면으로부터 상면으로 갈수록 선형적으로 또는 비선형적으로 감소되고, 상기 Ge의 도핑 농도는 상기 확산 방지층(7)으로부터 상기 비 도전형 반도체층(11)으로 갈수록 선형적으로 또는 비선형적으로 증가될 수 있다.
100%의 Si의 도핑 농도는 Si의 최대 도핑 농도를 의미하고, 0%의 Si의 도핑 농도는 Si가 없음을 의미할 수 있다.
100%의 Ge의 도핑 농도는 Ge의 최대 도핑 농도를 의미하고, 0%의 Ge의 도핑 농도는 Ge가 없음을 의미할 수 있다.
Si의 최대 도핑 농도 및 Ge의 최대 도핑 농도는 Si 및 Ge가 도핑될 수 있는 최대 도핑 농도를 의미하지 않고, 상기 제어층(9)의 그레이딩 곡선(grading curve)에서 최대 도핑 농도를 의미할 수 있지만, 이에 대해서는 한정하지 않는다.
100%의 Si의 도핑 농도와 100%의 Ge의 도핑 농도는 동일할 수도 있고 상이할 수도 있지만, 이에 대해서는 한정하지 않는다. 즉, Si의 도핑 농도와 Ge의 도핑 농도 모두 100%라 하더라도, Si의 도핑 농도의 실제 개수와 Ge의 도핑 농도의 실제 개수는 서로 상이할 수 있다.
상기 Si의 도핑 농도 및 상기 Ge의 도핑 농도의 최대는 100%일 수도 있지만, 100% 이하일 수도 있지만, 이에 대해서는 한정하지 않는다.
상기 Si의 최대 도핑 농도 및/또는 상기 Ge의 최대 도핑 농도는 응력의 세기나 상기 도전형 반도체층(13)의 두께에 따라 변경될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 확산 방지층(7)이 적어도 Si을 포함하여 형성되므로, 상기 제어층(9)의 초기 성장시 Si의 도핑 농도를 최대로 하여 주어 확산 방지층(7)과 상기 제어층(9) 사이의 갑작스러운 응력 변화를 방지하여 줄 수 있다.
상기 제어층(9) 내에서 상기 Si의 도핑 농도와 상기 Ge의 도핑 농도가 일치하는 지점(이하 '일치 지점'이라 함)이 존재할 수 있다. 이러한 경우, 상기 제어층(9)의 하면으로부터 상기 일치 지점까지의 제1 영역에서는 Si의 도핑 농도가 Ge의 도핑 농도보다 클 수 있다. 상기 일치 지점으로부터 상기 제어층(9)의 상면까지의 제2 영역에서는 Ge의 도핑 농도가 Si의 도핑 농도보다 클 수 있다.
따라서, 상기 제어층(9) 내에 서로 상이한 도핑 농도를 갖는 Si 및 Ge가 도핑되어 응력이 가변될 수 있다. 예컨대, 상기 제어층(9)에 의해 수축형 응력이 증가될 수 있다. 이러한 경우, 나중에 상기 도전형 반도체층(13)의 냉각시 상기 도전형 반도체층(13)에 의해 증가되는 인장형 응력이 상기 제어층(9)의 수축형 응력에 의해 보상되어 전체적으로 응력 평형이 유지되어 상기 도전형 반도체층(13)에 발생되는 크랙이 방지되거나 상기 성장 기판(3)이 깨지는 것이 방지될 수 있다.
도 4를 참조하면, 상기 제어층(9)은 Si 및 Ge가 가변되는 가변 영역(18)과 Si 및 Ge가 가변되지 않는 비 가변 영역(19)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 가변 영역(18)은 상기 확산 방지층(7)에 인접하여 형성되고, 상기 비 가변 영역(19)은 상기 비 도전형 반도체층(11)에 인접하여 형성될 수 있다.
상기 가변 영역(18)에서 Si 및Ge 각각의 도핑 농도 분포는 도 3과 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 비 가변 영역(19)은 Ge만이 도핑될 수 있고, 이때의 Ge의 도핑 농도는 최대(100%)일 수 있다. 상기 비 가변 영역(19) 내에서 두께 방향을 따라 Ge의 도핑 농도는 일정하게 유지될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 비 도전형 반도체층(11)이 상기 제어층(9) 상에 형성될 수 있다.
상기 비 도전형 반도체층(11)은 우수한 결정성을 얻고 표면의 평탄화하기 위해 형성될 수 있다. 아울러, 상기 비 도전형 반도체층(11)은 그 위에 형성되는 도전형 반도체층(13)을 용이하게 형성하기 위한 시드층으로서의 역할을 할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 비 도전형 반도체층(11)의 두께는 10nm 내지 1㎛일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 도전형 반도체층(13)은 도펀트를 포함할 수 있다. 예컨대, 상기 도전형 반도체층(13)은 n형 도펀트를 포함하는 n형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 n형 도펀트는 Si, Ge, Sn, Se 및 Te 중 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 도전형 반도체층(13)은 전자를 생성하는 도전층일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 도전형 반도체층(13)은 2㎛ 이상으로 두껍게 형성될 수 있다.
하지만, 상기 도전형 반도체층(13)과 상기 성장 기판(3) 사이에 격자 상수 차이 및 열팽창 차이로 인해 응력(stress)가 발생하고, 이러한 응력에 의해 상기 도전형 반도체층(13)에 크랙이 발생되거나 상기 성장 기판(3)이 깨지게 될 수 있다. 따라서, 상기 도전형 반도체층(13)의 두께는 이러한 응력의 제어 정도에 의해 결정될 수 있다. 예컨대, 상기 제어층(9)에 의해 수축형 응력을 증가시킬수록 상기 도전형 반도체층(13)의 두께는 증가될 수 있다.
제1 실시예에 따르면, 버퍼층(5) 상에 다수의 나노 구조물(16)을 형성하여 줌으로써, 상기 버퍼층(5)을 통해 올라오는 전위(15)가 차단될 수 있다.
제1 실시예 따르면, 성장 기판(3) 상에 확산 방지층(7)을 형성하여 줌으로써, 성장 기판(3)의 불순물이 도전형 반도체층(13)으로 확산되는 것을 방지하여 줄 수 있다.
제1 실시예에 따르면, 응력을 제어하여 성장 기판(3)의 깨짐과 크랙을 방지할 수 있도록 상기 성장 기판(3)과 상기 도전형 반도체층(13) 사이에 제어층(9)이 형성될 수 있다. 아울러, 상기 제어층(9)은 아래로부터 발생되어 위로 올라오는 전위(15)를 차단하여 더 이상 도전형 반도체층(13)으로 올라가지 않도록 하여 상기 도전형 반도체층(13)의 결정성을 향상시킬 수 있다.
도 5는 제2 실시예에 따른 반도체 기판을 도시한 단면도이다.
제2 실시예는 확산 방지층(7), 제어층(9) 및 비 도전형 반도체층(11)을 1 주기(A)로 하여 이를 B회 반복 형성한 것을 제외하고는 제1 실시예와 유사하다. 제2 실시예에서 제1 실시예와 동일한 기능이나 동일한 형상을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 5를 참조하면, 제2 실시예에 따른 반도체 기판(1A)은 성장 기판(3), 버퍼층(5), 확산 방지층(7), 제어층(9), 비 도전형 반도체층(11) 및 도전형 반도체층(13)을 포함할 수 있다.
도시되지 않았지만, 제1 실시예와 마찬가지로, 상기 버퍼층(5)과 상기 확산 방지층(7) 사이에, 구체적으로 상기 버퍼층(5)의 상면, 피트(17) 및/또는 핀 홀에 다수의 나노 구조물이 형성될 수 있다.
상기 확산 방지층(7), 상기 제어층(9) 및 상기 비 도전형 반도체층(11)은 B회 반복 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
B회 반복 형성된 확산 방지층(7), 제어층(9) 및 비 도전형 반도체층(11)의 총 두께는 700nm 내지 5㎛일 수 있다. B회 반복 형성된 확산 방지층(7), 제어층(9) 및 비 도전형 반도체층(11)의 총 두께는 1㎛ 내지 3㎛일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 확산 방지층(7), 상기 제어층(9) 및 상기 비 도전형 반도체층(11) 각각의 두께는 제1 실시예로부터 용이하게 이해될 수 있다.
상기 제어층(9)의 Si 및 Ge의 총 도핑 농도는 제1 실시예로부터 용이하게 이해될 수 있다.
제2 실시예는 확산 방지층(7), 제어층(9) 및 비 도전형 반도체층(11)을 반복 형성함으로써, 성장 기판(3)의 불순물의 확산을 방지하여 주고, 전위를 차단하여 주며, 응력을 제어하여 크랙이나 성장 기판(3)의 깨짐을 방지하여 줄 수 있다.
도 6은 제3 실시예에 따른 반도체 기판을 도시한 단면도이다.
제3 실시예는 또 다른 확산 방지층(21)이 더 추가되는 것을 제외하고는 제1 실시예와 거의 유사하다. 제3 실시예에서 제1 실시예와 동일한 기능이나 동일한 형상을 갖는 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.
도 6를 참조하면, 제3 실시예에 따른 반도체 기판(1B)은 성장 기판(3), 버퍼층(5), 제1 확산 방지층(7), 제2 확산 방지층(21), 제어층(9), 비 도전형 반도체층(11) 및 도전형 반도체층(13)을 포함할 수 있다.
도시되지 않았지만, 제1 실시예와 마찬가지로, 상기 버퍼층(5)과 상기 제1 확산 방지층(7) 사이에, 구체적으로 상기 버퍼층(5)의 상면, 피트 및/또는 핀 홀에 다수의 나노 구조물이 형성될 수 있다.
상기 제1 확산 방지층(7)은 제1 실시예의 확산 방지층(7)과 동일한 구조를 가지며 동일한 기능을 수행할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 확산 방지층(21)은 상기 제1 확산 방지층(7) 상에 형성될 수 있다. 상기 제2 확산 방지층(21)은 상기 제어층(9)을 용이하기 형성하여 주기 위한 시드층(seed layer)으로서의 기능을 가질 수 있다. 아울러, 상기 제2 확산 방지층(21)은 성장 기판(3)의 불순물이 상기 도전형 반도체층(13)으로 확산되는 것을 방지하여 주는 역할을 할 수 있다.
상기 제2 확산 방지층(21)은 II족, III족, IV족 및 V족 화합물 반도체 재질로 이루어지는 AlxGaySizN(0<x<1, 0<y<1, 0<z<1, 0<x+y+z≤1)로 형성될 수 있다.
상기 제2 확산 방지층(21) 내에서 Al 및 Ga은 일정한 함량을 갖는데 반해, Si의 함량은 가변될 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 도 7에 도시한 바와 같이, Si의 함량은 두께 방향을 따라, 즉 상기 제2 확산 방지층(21)으로부터 상기 제어층(9)으로 갈수록 선형적으로 또는 비선형적으로 감소될 수 있다.
100%의 Si의 함량은 Si의 최대 함량을 의미하고, 0%의 Si의 함량은 Si가 없음을 의미할 수 있다.
상기 Si의 함량은 100%일 수도 있지만, 100% 이하일 수도 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 확산 방지층(21) 내에서 상기 제1 확산 방지층(7)에 인접하여 Si의 함량이 최대가 되고, 이로부터 상기 제어층(9)으로 갈수록 Si 함량이 감소될 수 있다. 상기 제1 확산 방지층(7)에 인접하여 Si의 함량이 최대가 되므로, 이러한 최대 함량의 Si에 의해 상기 성장 기판(3)의 불순물의 확산이 차단될 수 있다.
아울러, 상기 제어층(9)에 인접하여 Si의 함량은 0%가 될 수 있다. 이러한 경우 상기 제어층(9)에 접촉하는 상기 제2 확산 방지층(21)은 AlxGayN(0<x<1, 0<y<1, 0<x+y≤1)을 포함할 수 있다. 상기 제2 확산 방지층(21)의 상면이 AlxGayN을 가지므로, 상기 AlxGayN의 제2 확산 방지층(21)을 시드로 하여 상기 제어층(9)이 용이하게 성장될 수 있다.
도 8은 제4 실시예에 따른 반도체 기판을 도시한 단면도이다.
제4 실시예는 제1 확산 방지층(7), 제2 확산 방지층(21), 제어층(9) 및 비 도전형 반도체층(11)을 1 주기(C)로 하여 이를 D회 반복 형성한 것을 제외하고는 제2 실시예와 유사하다. 제4 실시예에서 제2 실시예와 동일한 기능이나 동일한 형상을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 8을 참조하면, 제4 실시예에 따른 반도체 기판(1C)은 성장 기판(3), 버퍼층(5), 제1 확산 방지층(7), 제2 확산 방지층(21), 제어층(9), 비 도전형 반도체층(11) 및 도전형 반도체층(13)을 포함할 수 있다.
도시되지 않았지만, 제1 실시예와 마찬가지로, 상기 버퍼층(5)과 상기 제1 확산 방지층(7) 사이에, 구체적으로 상기 버퍼층(5)의 상면, 피트 및/또는 핀 홀에 다수의 나노 구조물이 형성될 수 있다.
상기 제1 확산 방지층(7), 상기 제2 확산 방지층(21), 상기 제어층(9) 및 상기 비 도전형 반도체층(11)은 D회 반복 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
D회 반복 형성된 제1 확산 방지층(7), 제2 확산 방지층(21), 제어층(9) 및 비 도전형 반도체층(11)의 총 두께는 700nm 내지 5㎛이거나 이보다 클 수 있지만, 이에 대해서는 한정하지 않는다. D회 반복 형성된 제1 확산 방지층(7), 제2 확산 방지층(21), 제어층(9) 및 비 도전형 반도체층(11)의 총 두께는 1㎛ 내지 3㎛이거나 이보다 클 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 확산 방지층(7), 상기 제2 확산 방지층(21), 상기 제어층(9) 및 상기 비 도전형 반도체층(11)이 반복 형성될수록 상기 제2 확산 방지층(21)의 Al 함량은 감소될 수 있다. 이와 같이, 거친 표면 거칠기(roughness)을 유발하는 상기 제2 확산 방지층(21)의 Al 함량이 감소됨에 따라, 그 위에 형성되는 제어층(9), 비 도전형 반도체층(11) 및 도전형 반도체층(13)의 결정성이 향상될 수 있다.
제4 실시예는 제1 확산 방지층(7), 제2 확산 방지층(21), 제어층(9) 및 비 도전형 반도체층(11)을 반복 형성함으로써, 성장 기판(3)의 불순물의 확산을 방지하여 주고, 전위를 차단하여 주며, 응력을 제어하여 크랙이나 성장 기판(3)의 깨짐을 방지하여 줄 수 있다.
도 9는 실시예에 따른 발광 소자를 도시한 단면도이다.
실시예에 따른 발광 소자(100)는 제1 내지 제4 실시예에 따른 반도체 기판(1, 1A, 1B, 1C)을 이용하여 제조될 수 있다. 실시예에서 제1 내지 제4 실시예에 따른 반도체 기판(1, 1A, 1B, 1C)과 동일한 기능이나 동일한 형상을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.
도 9를 참조하면, 실시예에 따른 발광 소자(100)는 성장 기판(3), 버퍼층(5), 확산 방지층(21), 제어층(9), 비 도전형 반도체층(11), 제1 도전형 반도체층(13), 활성층(23) 및 제2 도전형 반도체층(25)을 포함할 수 있다.
상기 제1 도전형 반도체층(13)은 제1 내지 제4 실시예의 도전형 반도체층(13)일 수 있다.
상기 성장 기판(3), 상기 버퍼층(5), 상기 확산 방지층(7), 상기 제어층(9), 상기 비 도전형 반도체층(11) 및 상기 제1 도전형 반도체층(13)은 제1 내지 제4 실시예에 따른 반도체 기판(1, 1A, 1B, 1C)일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 성장 기판(3), 상기 버퍼층(5), 상기 확산 방지층(7), 상기 제어층(9), 상기 비 도전형 반도체층(11) 및 상기 제1 도전형 반도체층(13)은 이미 제1 내지 제4 실시예에 따른 반도체 기판(1, 1A, 1B, 1C)에서 설명한 바 있으므로, 자세한 설명은 생략한다.
상기 제1 도전형 반도체층(13), 상기 활성층(23) 및 상기 제2 도전형 반도체층(25)은 발광 구조물(27)을 구성할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 도전형 반도체층(13), 상기 활성층(23) 및 상기 제2 도전형 반도체층(25)은 II-VI족 또는 III-V족 화합물 반도체 재질로 이루어지는 AlxInyGa(1-x-y)N(0<x<1, 0<y<1, 0<x+y<1)로 형성될 수 있다. 예컨대, 상기 제1 도전형 반도체층(13), 상기 활성층(23) 및 상기 제2 도전형 반도체층(25)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 도전형 반도체층(13)은 앞서 언급한 바와 같이, n형 도펀트를 포함하는 n형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 n형 도펀트는 Si, Ge, Sn, Se 및 Te 중 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 활성층(23)은 상기 제1 도전형 반도체층(13) 상에 형성될 수 있다. 상기 활성층(23)은 상기 제1 도전형 반도체층(13)의 전자와 상기 제2 도전형 반도체층(25)의 정공의 재결합에 의해 상기 활성층(23)의 형성 물질에 따른 에너지 밴드갭(Energy Band Gap)에 상응하는 파장을 갖는 빛을 방출할 수 있다.
상기 활성층(23)은 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 상기 활성층(23)은 우물층과 배리어층을 한 주기로 하여 우물층과 배리어층이 반복적으로 형성될 수 있다. 상기 우물층과 배리어층의 반복주기는 발광 소자(100)의 특성에 따라 변형 가능하므로, 이에 대해서는 한정하지 않는다.
상기 활성층(23)은 예를 들면, InGaN/GaN의 주기, InGaN/AlGaN의 주기, InGaN/InGaN의 주기 등으로 형성될 수 있다. 상기 배리어층의 밴드갭은 상기 우물층의 밴드갭보다 크게 형성될 수 있다.
상기 제2 도전형 반도체층(25)은 p형 도펀트를 포함하는 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 p형 도펀트는 Mg, Zn, Ca, Sr 및 Ba 중 적어도 하나를 포함하지만, 이에 대해서는 한정하지 않는다.
도시되지 않았지만, 상기 발광 소자(100)의 종류에 따라 상기 제2 도전형 반도체층(25) 상에 반사 전극층 또는 투명 전극층이 형성될 수 있다. 예컨대, 수평형(lateral type) 발광 소자의 경우, 상기 제2 도전형 반도체층(25) 상에 투명 전극층이 형성될 수 있다. 플립칩형(flip-chip type) 발광 소자나 수직형(vertical type) 발광 소자의 경우, 상기 제2 도전형 반도체층(25) 상에 반사 전극층이 형성될 수 있다.
도시되지 않았지만, 상기 제1 도전형 반도체층(13)에 제1 전극이 전기적으로 연결되고, 상기 제2 도전형 반도체층(25)에 제2 전극이 전기적으로 연결될 수 있다. 상기 제1 및 제2 전극은 예컨대 Al, Ti, Cr, Ni, Pt, Au, W, Cu 및 Mo으로 이루어지는 그룹으로부터 선택된 하나 또는 다층 구조를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
도 10은 실시예에 따른 발광 소자 패키지를 도시한 단면도이다.
실시예에 따른 발광 소자 패키지는 도 10의 발광 소자(100)를 이용하여 제조될 수 있다.
도 10을 참조하면, 실시예에 따른 발광 소자 패키지는 몸체(101)와, 상기 몸체(101)에 설치된 제1 전극층(103) 및 제2 전극층(105)과, 상기 몸체(101)에 설치되어 상기 제1 전극층(103) 및 제2 전극층(105)으로부터 전원을 공급받고 도 10에 도시된 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩부재(113)를 포함한다.
상기 몸체(101)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제1 전극층(103) 및 제2 전극층(105)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다.
또한, 상기 제1 및 제2 전극층(103, 105)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(100)는 상기 제1 전극층(103), 제2 전극층(105) 및 상기 몸체(101) 중 어느 하나 위에 설치될 수 있으며, 와이어 방식, 다이 본딩 방식 등에 의해 상기 제1 및 제2 전극층(103, 105)에 전기적으로 연결될 수 있으나, 이에 대해 한정하지는 않는다.
예컨대, 상기 발광 소자(100)의 하면은 상기 제1 전극층(103)에 전기적으로 연결되고, 상기 발광 소자(100)의 상면은 와이어(109)를 이용하여 상기 제2 전극층(105)에 전기적으로 연결될 수 있지만, 이에 대해서는 한정하지 않는다.
실시예에서는 한 개의 와이어를 통해 발광 소자(100)를 상기 제1 및 제2 전극층(103, 105) 중 하나의 전극층에 전기적으로 연결시키는 것이 예시되어 있으나, 이에 한정하지 않고 2개의 와이어를 이용하여 발광 소자(100)를 상기 제1 및 제2 전극층(103, 105)에 전기적으로 연결시킬 수도 있으며, 와이어를 사용하지 않고 발광 소자(100)를 상기 제1 및 제2 전극층(103, 105)에 전기적으로 연결시킬 수도 있다.
상기 몰딩부재(113)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(113)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
실시예에 따른 발광 소자 패키지는 COB(Chip On Board) 타입을 포함하며, 상기 몸체(101)의 상면은 평평하고, 상기 몸체(101)에는 복수의 발광 소자가 설치될 수도 있다.
실시예에 따른 발광 소자(100)나 발광 소자 패키지는 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 표시 장치와 조명 장치, 예컨대 조명등, 신호등, 차량 전조등, 전광판, 지시등과 같은 유닛에 적용될 수 있다.
도 11은 실시예에 따른 MOSFET를 도시한 단면도이다.
MOSFET는 스위칭 소자로서, 전자 소자의 일종이다.
도 11을 참조하면, 실시예에 따른 MOSFET는 성장 기판(3), 버퍼층(5), 확산 방지층(7), 제어층(9), 비 도전형 반도체층(11), 제1 도전형 반도체층(13), 제2 도전형 반도체층(29), 채널층(31), 게이트 전극(33), 소오스 전극(35) 및 드레인 전극(37)을 포함할 수 있다.
상기 성장 기판(3), 상기 버퍼층(5), 상기 확산 방지층(7), 상기 제어층(9), 상기 비 도전형 반도체층(11), 상기 제1 도전형 반도체층(13)은 제1 내지 제4 실시예에 따른 반도체 기판(1, 1A, 1B, 1C)일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 성장 기판(3), 상기 버퍼층(5), 상기 확산 방지층(7), 상기 제어층(9), 상기 비 도전형 반도체층(11) 및 상기 제1 도전형 반도체층(13)은 이미 제1 내지 제4 실시예에 따른 반도체 기판(1, 1A, 1B, 1C)에서 설명한 바 있으므로, 자세한 설명은 생략한다.
상기 제1 도전형 반도체층(13)은 n형 도펀트를 포함하는 n형 반도체층이고, 상기 제2 도전형 반도체층(29)은 p형 도펀트를 포함하는 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 도전형 반도체층(29)은 상기 제1 도전형 반도체층(13)의 양측 영역 상에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 도전형 반도체층(29)의 하면은 상기 제1 도전형 반도체층(13)과 접촉될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 채널층(31)은 상기 제1 도전형 반도체층(13)의 중앙 영역, 즉 상기 인접하는 제2 도전형 반도체층(29) 사이의 상기 제1 도전형 반도체층(13) 상에 형성될 수 있다. 상기 채널층(31)은 상기 제1 도전형 반도체층(13)의 상면에 접촉하며 상기 제2 도전형 반도체층(29)의 상면의 일부 영역 및 측면에 접촉할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 채널층(31) 상에 게이트 전극(33)이 형성되며, 상기 인접하는 제2 도전형 반도체층(29) 각각의 위에 소오스 전극(35) 및 드레인 전극(37)이 형성될 수 있다.
상기 게이트 전극(33)의 사이즈는 상기 채널층(31)의 사이즈와 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 소오스 전극(35) 및 상기 드레인 전극(37) 각각은 상기 게이트 전극(33)으로부터 이격되도록 형성될 수 있다. 상기 소오스 전극(35) 및 상기 드레인 전극(37) 각각은 상기 제2 도전형 반도체층(29)의 일부 영역 상에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 게이트 전극(33)으로 공급된 제어 신호에 의해 상기 채널층(31)이 도통되어 상기 드레인 전극(37)으로부터 상기 소오스 전극(35)으로 신호가 전달될 수 있다.
실시예에 따른 MOSFET는 질화물 반도체 기반으로 제작되므로, 제1 도전형 반도체층(13)에 의한 전자 이동도가 기존의 MOSFET의 Si 기반 대비 현저하게 크기 때문에 고속 스위칭이 가능하다.
1, 1A, 1B, 1C: 반도체 기판
3: 성장 기판
5: 버퍼층
7, 21: 확산 방지층
9: 제어층
11: 비 도전형 반도체층
13, 25, 29: 도전형 반도체층
15: 전위
16: 나노 구조물
17: 피트
18: 가변 영역
19: 비 가변 영역
23: 활성층
27: 발광 구조물
31: 채널층
33: 게이트 전극
35: 소오스 전극
37: 드레인 전극
100: 발광 소자

Claims (20)

  1. 기판 상에 배치되는 버퍼층;
    상기 버퍼층 상에 배치되는 다수의 나노 구조물;
    상기 버퍼층 상에 배치되는 제1 확산 방지층;
    상기 제1 확산 방지층 상에 배치되며 서로 상이한 적어도 2 종류의 도펀트를 포함하는 제어층; 및
    상기 제어층 상에 배치되는 제1 도전형 반도체층을 포함하고,
    상기 적어도 2 종류의 도펀트 중 제1 도펀트는 Si이며 제2 도펀트를 Ge이고,
    상기 제어층의 하면에서 상면 방향으로 갈수록 상기 제1 도펀트의 농도는 감소하고 상기 제2 도펀트의 농도는 증가하고,
    상기 제어층 내에서 상기 제1 도펀트의 농도와 상기 제2 도펀트의 농도가 일치하는 지점이 정의되고,
    상기 제어층은 상기 제어층의 하면과 상기 지점 사이의 제1 영역과, 상기 지점과 상기 제어층의 상면 사이의 제2 영역을 포함하고,
    상기 제1 영역에서 상기 제1 도펀트의 농도가 상기 제2 도펀트의 농도보다 크고, 상기 제2 영역에서 상기 제2 도펀트의 농도는 상기 제1 도펀트의 농도보다 큰 반도체 기판.
  2. 제1항에 있어서,
    상기 제어층과 상기 제1 도전형 반도체층 사이에 배치되는 비 도전형 반도체층을 더 포함하는 반도체 기판.
  3. 제1항에 있어서,
    상기 버퍼층, 상기 제어층 및 상기 제1 도전형 반도체층은 II-VI족 또는 III-V족 화합물 반도체 재질을 포함하는 반도체 기판.
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  5. 제1항에 있어서,
    상기 제어층은 상기 제2 영역과 상기 제어층의 상면 사이에 형성되고 일정한 농도를 갖는 Ge를 포함하는 제3 영역을 더 포함하는 반도체 기판.
  6. 제1항에 있어서,
    상기 제1 및 제2 도펀트의 총 농도는 1E17 atoms/cm3 내지 2E19 atoms/cm3인 반도체 기판.
  7. 제1항에 있어서,
    상기 버퍼층은 피트나 핀 홀을 포함하고,
    상기 나노 구조물은 상기 피트나 상기 핀 홀에 형성되는 반도체 기판.
  8. 제1항에 있어서,
    상기 버퍼층, 상기 다수의 나노 구조물, 상기 제1 확산 방지층 및 상기 제어층은 반복 형성되는 반도체 기판.
  9. 제1항에 있어서,
    상기 제1 확산 방지층과 상기 제어층 사이에 배치되는 제2 확산 방지층을 더 포함하고,
    상기 제2 확산 방지층은, AlxGaySizN(0<x<1, 0<y<1, 0<z<1, 0<x+y+z≤1)을 포함하고, 상기 Si의 함량은 상기 제1 확산 방지층에서 상기 제어층 방향으로 갈수록 감소하는 반도체 기판.
  10. 제9항에 있어서,
    상기 버퍼층, 상기 다수의 나노 구조물, 상기 제1 확산 방지층, 상기 제2 확산 방지층 및 상기 제어층은 반복 형성되는 반도체 기판.
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