KR102042451B1 - 발광 소자 및 발광 소자 패키지 - Google Patents

발광 소자 및 발광 소자 패키지 Download PDF

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Abstract

발광 소자는 기판 상에 배치되고 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물과, 기판과 제1 도전형 반도체층 사이에 배치된 제3 반도체층과, 제3 반도체층 상에 배치된 다수의 나노 구조물을 포함한다.

Description

발광 소자 및 발광 소자 패키지{Light emitting device and light emitting device package}
실시예는 발광 소자에 관한 것이다.
실시예는 발광 소자 패키지에 관한 것이다.
발광 소자 및 발광 소자 패키지에 대한 연구가 활발하게 진행 중이다.
발광 소자는 예컨대 반도체 물질로 형성되어 전기 에너지를 빛으로 변환하여 주는 반도체 발광 소자 또는 반도체 발광 다이오드이다.
발광 소자는 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다. 이에 기존의 광원을 반도체 발광 소자로 대체하기 위한 많은 연구가 진행되고 있다.
발광 소자는 실내외에서 사용되는 각종 램프, 액정표시장치의 백라이트 유닛, 전광판과 같은 표시 소자, 가로등과 같은 조명 소자로서 사용이 증가되고 있는 추세이다.
실시예는 전위를 차단할 수 있는 발광 소자를 제공한다.
실시예는 응력(strain)을 제어하여 크랙을 방지할 수 있는 발광 소자를 제공한다.
실시예는 고품의 반도체층을 형성할 수 있는 발광 소자를 제공한다.
실시예는 신뢰도와 수율을 향상시킬 수 있는 발광 소자를 제공한다.
실시예는 발광 소자를 구비한 발광 소자 패키지를 제공한다.
실시예에 따르면, 발광 소자는, 기판; 상기 기판 상에 배치되고, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 기판과 상기 제1 도전형 반도체층 사이에 배치된 제3 반도체층; 및 상기 제3 반도체층 상에 배치된 다수의 제1 나노 구조물을 포함한다.
실시예에 따르면, 발광 소자는, 기판; 상기 기판 상에 배치되고, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 기판과 상기 제1 도전형 반도체층 사이에 배치된 제어층; 및상기 제어층에 형성된 나노 구조물을 포함한다.
실시예에 따르면, 발광 소자는, 기판; 상기 기판 상에 배치되고, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 기판과 상기 제1 도전형 반도체층 사이에 배치된 제어층; 상기 제어층에 형성된 다수의 제1 나노 구조물; 상기 기판과 상기 제어층 사이에 배치된 제3 반도체층; 및 상기 제3 반도체층 상에 배치된 다수의 제2 나노 구조물을 포함한다.
실시예에 따르면, 발광 소자 패키지는, 몸체; 상기 몸체 상에 배치되는 제1 및 제2 리드 전극; 상기 몸체 및 상기 제1 및 제2 리드 전극 중 하나의 위에 배치되는 발광 소자; 및 상기 발광 소자를 포위하는 몰딩 부재를 포함한다.
실시예는 반도체층 상면이나 반도체층에 형성된 피트나 핀 홀에 나노 구조물을 형성하여 주어, 하부로부터 올라오는 전위를 차단하여 신뢰도와 수율을 향상시켜 줄 수 있다.
실시예는 피트나 핀 홀에 형성된 나노 구조물과 이들 간에 형성된 공기에 의해 광이 산란되거나 반사되어 광 효율이 향상될 수 있다.
실시예는 나노 구조물을 이용하여 나노 구조물 상에 반도체층을 2-D 성장시켜 줌으로써, 전위를 구부러지게 하여(즉, 수평 방향으로 향하도록 함) 전위가 상부 방향으로 형성되지 않게 되어 전위의 발생을 최소화하여 줄 수 있다.
실시예는 다수의 제1 질화물 반도체층과 다수의 제2 질화물 반도체층을 포함하는 제어층에 의해 수축형 응력이 증가되어 발광 소자 성장 후의 냉각 공정시의 인장형 응력과 상쇄되어, 기판이 깨지지 않게 될 수 있다.
실시예는 제어층에 포함된 다수의 질화물 반도체층 각각에 나노 구조물을 형성하여 줌으로써, 전위의 차단 가능성을 극대화시킬 수 있다.
도 1은 제1 실시예에 따른 발광 소자를 도시한 단면도이다.
도 2는 제3 반도체층 상에 형성된 나노 구조물을 도시한 도면이다.
도 3는 제1 실시예에의 발광 소자에서 광의 진행 경로를 보여주는 도면이다.
도 4은 제2 실시예에 따른 발광 소자를 도시한 단면도이다.
도 5는 제3 실시예에 따른 발광 소자를 도시한 단면도이다.
도 6는 제4 실시예에 따른 발광 소자를 도시한 단면도이다.
도 7은 제5 실시예에 따른 발광 소자를 도시한 단면도이다.
도 8은 제1 질화물 반도체층 상에 형성된 나노 구조물을 도시한 도면이다.
도 9는 제6 실시예에 따른 발광 소자를 도시한 단면도이다.
도 10은 실시예에 따른 발광 소자 패키지를 도시한 단면도이다.
발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 제1 실시예에 따른 발광 소자를 도시한 단면도이다.
도 1을 참조하면, 제1 실시예에 따른 발광 소자(1)는 기판(2), 상기 기판(2) 상에 배치된 버퍼층(3) 및 상기 버퍼층(3) 상에 배치된 발광 구조물(15)을 포함할 수 있다.
상기 기판(2)은 상기 발광 구조물(15)을 성장시켜주는 성장 기판일 뿐만 아니라 상기 발광 구조물(15)을 지지하여 주는 역할을 할 수 있지만, 이에 대해서는 한정하지 않는다. 또한, 상기 기판(2)은 상기 발광 구조물(15)에서 발생된 열을 외부로 방출시켜주는 방열판일 수도 있지만, 이에 대해서는 한정하지 않는다.
상기 기판(2)은 상기 발광 구조물(15)의 격자 상수와 유사하고 열적 안정성을 갖는 재질로 형성될 수 있으며, 전도성 기판, 화합물 반도체 기판 및 절연성 기판 중 하나일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 기판(2)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP 및 Ge로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다.
상기 버퍼층(3)은 상기 기판(2)과 상기 발광 구조물(15) 사이에 배치될 수 있다. 상기 버퍼층(3)은 상기 기판(2)에 접촉하거나 접촉하지 않을 수 있지만, 이에 대해서는 한정하지 않는다. 상기 버퍼층(3)은 상기 발광 구조물(15)에 접촉하거나 접촉하지 않을 수 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층(3)은 상기 기판(2)과 상기 발광 구조물(15) 사이의 큰 격자 상수 차이를 완화하여 주기 위해 형성될 수 있다. 즉, 상기 기판(2) 상에 상기 버퍼층(3)이 형성되고, 상기 버퍼층(3) 상에 상기 발광 구조물(15)이 형성될 수 있다. 이러한 경우, 상기 발광 구조물(15)은 상기 버퍼층(3)과의 격자 상수 차이가 작으므로, 상기 발광 구조물(15)이 상기 버퍼층(3) 상에 불량 없이 안정적으로 성장될 수 있다.
상기 발광 구조물(15)은 다수의 화합물 반도체층을 포함할 수 있다. 상기 다수의 화합물 반도체층은 적어도 제1 도전형 반도체층(9), 활성층(11) 및 제2 도전형 반도체층(13)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 활성층(11)은 상기 제1 도전형 반도체층(9) 상에 배치되고, 상기 제2 도전형 반도체층(13)은 상기 활성층(11) 상에 배치될 수 있다.
상기 제1 도전형 반도체층(9), 상기 활성층(11) 및 상기 제2 도전형 반도체층(13)은 II-VI족 또는 III-V족 화합물 반도체 재질로 형성될 수 있다. 예컨대, 상기 제1 도전형 반도체층(9), 상기 활성층(11) 및 상기 제2 도전형 반도체층(13)은 AlxGayIn(1-x-y)N의 화합물 조성을 갖는 화합물 반도체 재질을 포함할 수 있다. 상기 화합물 반도체 재질로는 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나가 포함될 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 제1 도전형 반도체층(9)은 n형 도펀트를 포함하는 n형 반도체층이고, 상기 제2 도전형 반도체층(13)은 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 n형 도펀트는 Si, Ge, Sn 등을 포함하고, 상기 p형 도펀트는 Mg, Zn, Ca, Sr, Ba 등을 포함하지만, 이에 대해서는 한정하지 않는다.
상기 활성층(11)은 상기 제1 도전형 반도체층(9)을 통해서 주입되는 제1 캐리어, 예컨대 전자와 상기 제2 도전형 반도체층(13)을 통해서 주입되는 제2 캐리어, 예컨대 정공이 서로 결합되어, 상기 활성층(11)의 형성 물질에 따른 에너지 밴드갭(Energy Band Gap)에 상응하는 파장을 갖는 빛을 방출할 수 있다.
상기 활성층(11)은 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 상기 활성층(11)은 우물층과 배리어층을 한 주기로 하여 우물층과 배리어층이 반복적으로 형성될 수 있다. 상기 우물층과 배리어층의 반복주기는 발광 소자의 특성에 따라 변형 가능하므로, 이에 대해서는 한정하지 않는다.
상기 활성층(11)은 예를 들면, InGaN/GaN의 주기, InGaN/AlGaN의 주기, InGaN/InGaN의 주기 등으로 형성될 수 있다. 상기 배리어층의 에너지 밴드갭은 상기 우물층의 에너지 밴드갭보다 크게 형성될 수 있다.
도시되지 않았지만, 상기 제1 도전형 반도체층(9)의 아래 및/또는 상기 제2 도전형 반도체층(13) 상에 또 다른 반도체층이 배치될 수 있다. 상기 또 다른 반도체층은 도펀트를 포함하는 도전형 반도체층이거나 도펀트를 포함하지 않는 비 도전형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 제1 도전형 반도체층(9)의 아래에 배치된 또 다른 반도체층은 상기 제2 도전형 반도체층(13)과 동일한 도전형을 갖는 도펀트를 포함하거나 상기 제2 도전형 반도체층(13)과 반대인 도전형을 갖는 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 상기 제2 도전형 반도체층(13)의 위에 배치된 또 다른 도전형 반도체층은 제2 도전형 반도체층(13)과 동일한 도전형을 갖는 도펀트를 포함하거나 제2 도전형 반도체층(13)과 반대인 도전형을 갖는 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 도전형 반도체층(13) 상에 투명 전극층이나 반사층이 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 및 제2 도전형 반도체층(13) 각각에 제1 및 제2 전극이 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층(3)과 상기 발광 구조물(15) 사이에 비 도전형 반도체층(5)이 배치될 수 있지만, 이에 대해서는 한정하지 않는다. 필요에 따라, 상기 비 도전형 반도체층(5)은 형성되기 않을 수도 있지만, 이에 대해서는 한정하지 않는다. 상기 비 도전형 반도체층(5) 상기 버퍼층(3)의 불완전함을 해소하여 주는 역할을 할 수 있다. 즉, 상기 버퍼층(3)이 비교적 얇게 형성되기 때문에, 상기 버퍼층(3)을 통해 전위(dislocation)(17)이 형성되며 상기 버퍼층(3)의 상면에 피트(pit)(19)나 핀 홀(pin hole)(미도시)이 형성되어 버퍼층(3)의 막질이 좋지 않게 된다. 이러한 경우, 상기 버퍼층(3) 상에 형성되는 발광 구조물(15) 또한 상기 버퍼층(3)의 전위(17)나 피트(19) 또는 핀홀과 같은 불량으로 인해 우수한 막질이 형성되지 않게 되어, 광학적 및 전기적 특성이 불량하게 된다.
상기 버퍼층(3) 상에 비교적 두꺼운 두께, 즉 1㎛ 내지 2㎛를 갖는 비 도전형 반도체층(5)이 형성됨으로써, 이후에 형성될 발광 구조물(15)의 막질이 좋아지게 된다.
상기 버퍼층(3)과 비 도전형 반도체층(5)은 II-VI족 또는 III-V족 화합물 반도체 재질로 형성될 수 있다. 예컨대, 상기 버퍼층(3)과 비 도전형 반도체층(5)은 AlxGayIn(1-x-y)N의 화합물 조성을 갖는 화합물 반도체 재질을 포함할 수 있다. 상기 화합물 반도체 재질로는 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나가 포함될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층(3)과 상기 비 도전형 반도체층(5)에 의해 전위(17)나 피트(19)가 줄어들기는 하지만, 여전히 상기 버퍼층(3)과 상기 비 도전형 반도체층(5)을 통해 전위(17)나 피트(19)와 같은 결함이 발생하게 된다.
제1 실시예는 이러한 결함을 더 완전하게 제거하기 위해 도 2에 도시한 바와 같이, 상기 버퍼층(3) 또는 비 도전형 반도체층(5) 상에 제3 반도체층(7)을 형성하고, 상기 제3 반도체층(7) 상에 나노 구조물(10)을 형성할 수 있다.
즉, 상기 제3 반도체층(7)은 상기 버퍼층(3) 또는 상기 비 도전형 반도체층(5) 상에 형성될 수 있다. 상기 제3 반도체층(7)은 도펀트를 포함하는 도전형 반도체층이거나 도펀트를 포함하지 않는 비 도전형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 상기 제3 반도체층(7)은 상기 제1 도전형 반도체층(9)과 동일한 도전형을 갖는 도펀트를 포함하는 도전형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제3 반도체층(7)은 II-VI족 또는 III-V족 화합물 반도체 재질로 형성될 수 있다. 예컨대, 상기 제3 반도체층(7)은 AlxGayIn(1-x-y)N의 화합물 조성을 갖는 화합물 반도체 재질을 포함할 수 있다. 상기 화합물 반도체 재질로는 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나가 포함될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제3 반도체층(7)의 두께는 상기 버퍼층(3)의 두께와 같거나 클 수 있지만, 이에 대해서는 한정하지 않는다.
도 1에 도시한 바와 같이, 상기 버퍼층(3)과 상기 비 도전형 반도체층(5)을 타고 올라간 전위(17)는 상기 제3 반도체층(7)에도 형성될 수 있다. 즉, 상기 제3 반도체층(7) 내에는 전위(17)가 형성되고, 상기 제3 반도체층(7)의 상면에는 피트(19)가 형성되며, 상기 제3 반도체층(7)의 상면과 하면이 관통되는 핀 홀(미도시)이 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제3 반도체층(7)의 상면이나 내부에 나노 구조물(10)이 형성될 수 있다. 여기서, 내부라 함은 피트(19)나 핀 홀을 의미할 수 있다. 상기 나노 구조물(10)은 랜덤하게 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 나노 구조물(10)은 미리 가공된 후, 상기 제3 반도체층(7) 상에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 나노 구조물(10)의 가공 방법은 널리 공지된 바 있으므로, 상세한 설명은 생략한다.
상기 나노 구조물(10)은 볼 형상, 바 형상 등을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 나노 구조물(10)은 절연성 물질 또는 도전성 물질일 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 상기 나노 구조물(10)은 SiO2, Al2O3, TiO2, ZrO2, YO3ZrO2, CuO, Cu2O, Ta2O5, PZT(Pb(Zr, Ti)O3), Nb2O5, FeSO4, Fe3O4, Fe2O3, Na2SO4, GeO2 및 CdS로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 나노 구조물(10)의 직경은 발광 소자(1)의 종류나 사이즈에 따라 수 nm 내지 수백 nm로 다양하게 선택될 수 있다.
가공된 나노 구조물(10)은 드롭(drop), 딥핑(dipping), 스핀 코팅(spin coating)과 같은 방법을 이용하여 상기 제3 반도체층(7) 상에 형성될 수 있다. 따라서, 상기 나노 구조물(10)은 상기 제3 반도체층(7)의 상면, 피트(19) 또는 핀 홀 내에 랜덤하게 형성될 수 있다.
상기 나노 구조물(10)은 피트(19)나 핀 홀 내부를 완전하게 채우도록 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 나노 구조물(10)과 상기 제3 반도체층(7) 상에 상기 발광 구조물(15)의 제1 도전형 반도체층(9)이 형성될 수 있다.
상기 나노 구조물(10)이 II-VI족 또는 III-V족 화합물 반도체 재질이 아니므로, 상기 제1 도전형 반도체층(9)은 상기 나노 구조물(10) 상에 직접 성장되지 않게 된다. 다시 말해, 상기 제1 도전형 반도체층(9)은 상기 나노 구조물(10) 사이의 상기 제3 반도체층(7) 상에 수직으로 1차 성장되고, 이어서 상기 나노 구조물(10) 및 상기 제3 반도체층(7) 상에 수직 방향 및 수평 방향으로 2차 성장될 수 있다.
따라서, 상기 제3 반도체층(7)을 통해 형성된 전위(17)는 상기 제1 도전형 반도체층(9)의 2차 성장에 의한 수평 성장을 따라 구부러지므로(bending), 전위(17)가 더 이상 상부 방향으로 진행되지 않게 되어 전위(17) 차단이 가능하다.
전위(17)를 안정하게 차단하기 위해서는 상기 제1 도전형 반도체층(9)은 비교적 두껍게 형성되는 것이 바람직하다. 상기 제1 도전형 반도체층(9)의 두께는 상기 비 도전형 반도체층(5)의 두께와 같거나 두꺼우며 제2 도전형 반도체층(13)의 두께보다는 두꺼울 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제1 도전형 반도체층(9)의 두께는 1㎛ 내지 5㎛를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
나노 구조물(10)들 사이에는 제1 도전형 반도체층(9)이 형성되지 않게 되므로, 피트(19)나 핀 홀 내부에 형성된 나노 구조물(10) 사이는 공기로 채워질 수 있다.
따라서, 도 3에 도시한 바와 같이, 상기 제3 반도체층(7)의 상면에 형성된 나노 구조물(10) 또는 피트(19)나 핀 홀 내부에 형성된 나노 구조물(10)과 공기는 상기 제3 반도체층(7) 및/또는 제1 도전형 반도체층(9)과 서로 상이한 굴절률을 가지게 되므로, 상기 활성층(11)에서 생성된 광이 나노 구조물(10)이나 공기에 의해 굴절되어 광이 산란되거나 반사될 수 있다. 따라서, 제1 실시예에 따른 발광 소자(1)의 구조에 의해 광 효율이 향상될 수 있다.
도 4은 제2 실시예에 따른 발광 소자를 도시한 단면도이다.
제2 실시예는 제1 실시예에 개시된 제3 반도체층(7, 23)과 나노 구조물(10, 20)을 반복하여 형성하는 것을 개시한다.
도 4을 참조하면, 제2 실시예에 따른 발광 소자(1A)는 기판(2), 버퍼층(3), 비 도전형 반도체층(5), 제3 반도체층(7), 제1 나노 구조물(10), 발광 구조물(15)을 포함할 수 있다.
상기 제3 반도체층(7)과 상기 제1 나노 구조물(10)은 제1 실시예에 이미 개시된 바 있다.
상기 제1 나노 구조물(10)은 상기 제3 반도체층(7)의 상면 또는 피트나 핀 홀에 형성될 수 있다.
상기 제1 나노 구조물(10)과 상기 제3 반도체층(7) 상에 제4 반도체층(23)이 형성되고, 상기 제4 반도체층(23)의 상면 또는 그루브(groove)에 제2 나노 구조물(20)이 형성될 수 있다.
여기서, 그루브는 제1 실시예에 개시된 피트나 핀 홀을 인위적인 공정, 예컨대 식각 공정에 의해 더욱 큰 사이즈로 확대한 것을 의미한다.
피트의 사이즈가 매우 작은 경우, 피트나 핀 홀 내에 나노 구조물이 용이하게 형성되지 않게 되어, 전위(17)가 차단되지 않을 수도 있다.
따라서, 피트나 핀 홀이 황산(H2SO4)와 같은 식각 용액을 이용한 습식 식각 공정에 의해 더욱 큰 사이즈의 그루부(groove)(21)로 형성될 수 있다. 이와 같은 그루브에 더욱 많은 개수의 제2 나노 구조물(20)이 형성되므로, 전위(17) 차단이 더욱 더 강화될 수 있다.
제1 실시예 및 제2 실시예에 개시된 제3 반도체층(7)에 형성된 피트나 핀 홀 또한 식각 공정에 의해 그루브로 형성될 수도 있지만, 이에 대해서는 한정하지 않는다.
제2 실시예에서, 제3 반도체층(7) 및 제4 반도체층(23) 중 적어도 하나에 형성된 피트나 핀 홀은 식각되지 않고 그대로 유지된 채 해당 피트나 핀 홀에 나노 구조물(10, 20)이 형성될 수도 있고, 식각 공정에 의해 그루브로 형성된 후 해당 그루부(21)에 나노 구조물(10, 20)이 형성될 수도 있지만, 이에 대해서는 한정하지 않는다.
피트나 핀홀 및 그루브를 통칭하여 리세스로 명명될 수 있지만, 이에 대해서는 한정하지 않는다.
도 5는 제3 실시예에 따른 발광 소자를 도시한 단면도이다.
제3 실시예는 나노 구조물(25)이 비 도전형 반도체층(5)에 형성된 것을 제외하고는 제1 실시예와 유사하다. 따라서, 제3 실시예에서 제1 실시예와 동일한 기능이나 동일한 구조를 갖는 구성 요소에 대해서는 동일한 도면 번호를 부여하고 상세한 설명은 생략한다.
도 5를 참조하면, 제3 실시예에 따른 발광 소자(1B)는 기판(2), 버퍼층(3), 비 도전형 반도체층(5), 발광 구조물(15)을 포함할 수 있다.
상기 비 도전형 반도체층(5)의 상면에 피트(25)나 핀 홀이 형성될 수 있다.
이와 같이 형성된 피트(25)나 핀 홀에 나노 구조물(25)이 형성될 수 있다. 상기 나노 구조물(25)은 상기 비 도전형 반도체층(5)의 상면에 형성될 수도 있지만, 이에 대해서는 한정하지 않는다.
상기 나노 구조물(25)과 상기 비 도전형 반도체층(5) 상에 제1 도전형 반도체층(9)이 형성될 수 있다. 상기 제1 도전형 반도체층(9)은 제1 실시예에서 설명한 바와 같이, 나노 구조물(25) 사이의 비 도전형 반도체층(5) 상에서 수직 방향으로 1차 성장되고, 나노 구조물(25)과 비 도전형 반도체층(5) 상에서 2-D 성장을 한다. 이와 같은 2-D 성장에 의해 전위(26)가 구부러지게 되어, 상기 비 도전형 반도체층(5)을 통해 상기 제1 도전형 반도체층(9)으로 진행된 전위(26)가 측 방향으로 구부러지게 되므로, 상기 제1 도전형 반도체층(9)의 하부 영역에 전위(26)가 존재하고 상부 영역에는 전위(26)가 존재하지 않게 되어, 보다 완벽하게 전위(26)가 차단될 수 있다.
제3 실시예는 비 도전형 반도체층(5) 상에 직접 나노 구조물(25)을 형성하여 줌으로써, 제1 실시예와 같이 별도로 제3 반도체층(7)을 형성할 필요가 없어 구조가 단순하고 공정 수를 줄일 수 있다.
한편, 제3 실시예는 제1 실시예 또는 제2 실시예와 병합될 수 있지만, 이에 대해서는 한정하지 않는다.
도 6는 제4 실시예에 따른 발광 소자를 도시한 단면도이다.
제4 실시예는 제1 실시예와 제3 실시예를 병합한 것이다.
도 6를 참조하면, 제4 실시예에 따른 발광 소자(1C)는 기판(2), 버퍼층(3), 비 도전형 반도체층(5), 제3 반도체층(7) 및 발광 구조물(15)을 포함할 수 있다.
상기 비 도전형 반도체층(5)에 피트(27)나 핀 홀과 같은 제1 리세스가 형성되고, 제3 반도체층(7) 상에 피트나 핀 홀(29)과 같은 제2 리세스가 형성될 수 있다.
상기 비 도전형 반도체층(5)의 제1 리세스에 제1 나노 구조물(25)이 형성되고, 상기 제3 반도체층(7)의 제2 리세스에 제2 나노 구조물(30)이 형성될 수 있다.
제4 실시예에 따르면, 비 도전형 반도체층(5)에도 제1 나노 구조물(25)을 형성하여 주어 제1 도전형 반도체층(9)의 아래에서 가능한 전위(17, 28)를 차단하여 줌으로써, 제1 도전형 반도체층(9)으로 올라가는 전위(17, 28)를 최소화할 수 있다.
도시되지 않았지만, 제2 실시예와 제3 실시예를 병합할 수도 있다. 즉, 비 도전형 반도체층(5)에 형성된 피트나 핀 홀에 나노 구조물(25)을 형성하여 주고, 상기 비 도전형 반도체층(5) 상에 다수의 제3 반도체층(7)을 형성하고 각 제3 반도체층(7)의 피트나 핀 홀에 나노 구조물(30)을 형성하여 줄 수 있다.
도 7은 제5 실시예에 따른 발광 소자를 도시한 단면도이다.
제5 실시예는 제1 실시예의 제3 반도체층(7) 대신에 제어층(43)이 형성된 것을 제외하고는 제1 실시예와 유사하다. 따라서, 제5 실시예에서 제1 실시예와 동일한 기능 및 동일한 구조를 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 7을 참조하면, 제5 실시예에 따른 발광 소자(1D)는 기판(2), 버퍼층(3), 비 도전형 반도체층(5), 제어층(43) 및 발광 구조물(15)을 포함할 수 있다.
상기 기판(2)과 상기 발광 구조물(15) 사이의 열팽창 차이와 격자 상수 차이로 인한 응력(stain)으로 인해 상기 발광 구조물(15)의 성장 후 냉각 공정시 기판이 깨지는 크랙 현상이 발생될 수 있다.
이러한 크랙 현상을 방지하기 위해, 제5 실시예에서는 제어층(43)이 비 도전형 반도체층(5)과 발광 구조물(15) 사이에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 비 도전형 반도체층(5)이 형성되지 않는 경우, 상기 제어층(43)은 상기 버퍼층(3)과 상기 발광 구조물(15) 사이에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
통상적으로 발광 구조물의 성장 후 냉각 공정시 인장형 응력(tensile strain)을 받게 된다. 기판을 깨지지 않도록 하기 위해서는 발광 구조물이 상기 인장형 응력만큼의 수축형 응력(compressive strain)을 가져야 하지만, 발광 구조물의 수축형 응력이 인장형 응력보다 작기 때문에 기판이 깨지게 된다.
따라서, 상기 기판과 상기 발광 구조물(15) 사이에 제어층(43)을 형성시켜 줄 수 있다. 상기 제어층(43)에 의해 수축형 응력이 증가되어 냉각 공정시의 인장형 응력과 상쇄됨으로써, 기판(2)이 표면이 평면 상태를 유지하고 깨지지 않게 된다.
아울러, 상기 제어층(43)은 상기 버퍼층(3) 또는 비 도전형 반도체층(5)로부터 올라오는 전위(45)를 차단하는 역할을 할 수 있다.
상기 제어층(43)은 다수의 제1 질화물 반도체층(31, 35, 39)과 다수의 제2 질화물 반도체층(33, 37, 41)을 포함할 수 있다. 상기 제1 질화물 반도체층(31, 35, 39)과 상기 제2 질화물 반도체층(33, 37, 41)은 교대로 번갈아 형성될 수 있다. 예컨대, 상기 비 도전형 반도체층(5) 상에 제1 질화물 반도체층(31)이 형성되고, 그 위에 제2 질화물 반도체층(33)이 형성되고, 그 위에 제1 질화물 반도체층(35)이 형성되고, 그 위에 제2 질화물 반도체층(37)이 형성되고, 그 위에 제1 질화물 반도체층(39)이 형성되며, 그 위에 제2 질화물 반도체층(41)이 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 및 제2 질화물 반도체층(31, 33, 35, 37, 39, 41)은 II-VI족 또는 III-V족 화합물 반도체 재질로 형성될 수 있다. 예컨대, 상기 제1 및 제2 질화물 반도체층(31, 33, 35, 37, 39, 41)은 AlxGayIn(1-x-y)N의 화합물 조성을 갖는 화합물 반도체 재질을 포함할 수 있다. 상기 화합물 반도체 재질로는 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나가 포함될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 질화물 반도체층(31, 35, 39)은 상면이 거친 화합물 반도체 재질로 형성되고, 상기 제2 질화물 반도체층(33, 37, 41)은 상면이 부드러운 화합물 반도체 재질로 형성될 수 있다.
상기 제1 질화물 반도체층(31, 35, 39)은 Al 계열 화합물 반도체 재질로 형성될 수 있고, 상기 제2 질화물 반도체층(33, 37, 41)은 In 계열 화합물 반도체 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 제1 질화물 반도체층(31, 35, 39)은 AlN, AlGaN 및 AlInGaN 중 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 상기 제2 질화물 반도체층(33, 37, 41)은 InN, InGaN 및 AlInGaN 중 하나를 포함할 수 있다.
상기 제1 질화물 반도체층(31, 35, 39)과 상기 제2 질화물 반도체층(33, 37, 41)이 동일한 화합물 반도체 재질, 예컨대 AlInGaN을 포함하는 경우, 상기 제1 질화물 반도체층(31, 35, 39)의 표면은 거칠고 상기 제2 질화물 반도체층(33, 37, 41)의 표면은 부드럽게 하여 주기 위해 상기 제1 질화물 반도체층(31, 35, 39)의 Al 함량은 상기 제2 질화물 반도체층(33, 37, 41)의 Al 함량보다 크거나 상기 제1 질화물 반도체층(31, 35, 39)의 In 함량은 상기 제2 질화물 반도체층(33, 37, 41)의 In 함량보다 작을 수 있지만, 이에 대해서는 한정하지 않는다.
도 8에 도시한 바와 같이, 상기 제1 질화물 반도체층(31, 35, 39)은 거친 상면을 가질 수 있다. 상기 제1 질화물 반도체층(31, 35, 39)의 상면은 러프니스 구조(53)를 가질 수 있다. 상기 러프니스 구조(53)는 다수의 돌출부(49)와 다수의 오목부(51)를 포함할 수 있다. 상기 돌출부(49)는 위로 볼록한 형상을 가지고 상기 오목부(51)는 아래로 오목한 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 오목부(51)는 상기 돌출부(49)의 최상점(highest point)으로부터 5nm 내지 100nm의 깊이를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 상기 오목부(51)는 상기 돌출부(49)의 최상점으로부터 5nm 내지 50nm의 깊이를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 질화물 반도체층(31, 35, 39)의 두께, 즉 제1 질화물 반도체층(31, 35, 39)의 하면과 상기 돌출부(49)의 최상점 사이의 두께는 적어도 상기 오목부(51)의 깊이보다 크고 200nm 이하일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제2 질화물 반도체층(33, 37, 41)의 두께는 제1 질화물 반도체층(31, 35, 39)의 두께와 동일하거나 작거나 클 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 질화물 반도체층(31, 35, 39) 상에 다수의 나노 구조물(47)이 형성될 수 있다. 상기 나노 구조물(47)은 상기 제1 질화물 반도체층(31, 35, 39)의 오목부(51)에 형성되지만, 이에 대해서는 한정하지 않는다.
상기 나노 구조물(47)의 수 nm 내지 수백 nm로서, 상기 오목부(51)의 깊이와 같거나 작을 수 있지만, 이에 대해서는 한정하지 않는다.
상기 나노 구조물(47)은 미리 가공되어 상기 제1 질화물 반도체층(31, 35, 39) 상에 랜덤하게 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
다수의 제1 질화물 반도체층(31, 35, 39) 각각에 나노 구조물(47)이 램덤하게 형성됨으로써, 상기 버퍼층(3)과 상기 비 도전형 반도체층(5)을 통해 진행된 전위(45)가 최하층의 제1 질화물 반도체층(31, 35, 39) 상에 형성된 나노 구조물(47)에 의해 차단될 수 있다. 만일 상기 제1 질화물 반도체층(31, 35, 39)의 나노 구조물(47)에 의해 전위(45)가 차단되지 않는 경우, 그 다음 제1 질화물 반도체층(31, 35, 39)의 나노 구조물(47)에 의해 전위(45)가 차단될 수 있다. 이와 같이 다수의 제1 질화물 반도체층(31, 35, 39) 각각에 나노 구조물(47)이 형성됨으로써, 전위(45)의 차단 가능성을 극대화할 수 있다.
아울러, 다수의 제1 질화물 반도체층(31, 35, 39)과 다수의 제2 질화물 반도체층(33, 37, 41)에 의해 수축형 응력이 증가되어 나중에 발광 소자 성장 후의 냉각 공정시의 인장형 응력과 상쇄되어, 기판(2)이 깨지지 않게 될 수 있다.
도 9는 제6 실시예에 따른 발광 소자를 도시한 단면도이다.
제6 실시예는 제3 반도체층(7)이 더 추가되는 것을 제외하고는 제5 실시예와 유사하다. 따라서, 제6 실시예에서 제5 실시예와 동일한 기능 및 동일한 구조를 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 9를 참조하면, 제6 실시예에 따른 발광 소자(1E)는 기판(2), 버퍼층(3), 비 도전형 반도체층(5), 제어층(43) 및 발광 구조물(15)을 포함할 수 있다.
상기 비 도전형 반도체층(5)과 상기 제어층(43) 사이에 제3 반도체층(7)이 더 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 실시예에서 설명한 바와 같이, 상기 제3 반도체층(7)은 상기 버퍼층(3) 또는 상기 비 도전형 반도체층(5) 상에 형성될 수 있다. 상기 제3 반도체층(7)은 도펀트를 포함하는 도전형 반도체층이거나 도펀트를 포함하지 않는 비 도전형 반도체층(5)일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제3 반도체층(7)은 II-VI족 또는 III-V족 화합물 반도체 재질로 형성될 수 있다. 예컨대, 상기 제3 반도체층(7)은 AlxGayIn(1-x-y)N의 화합물 조성을 갖는 화합물 반도체 재질을 포함할 수 있다.
상기 제3 반도체층(7)의 두께는 상기 버퍼층(3)의 두께와 같거나 클 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 제 5 실시예는 제1 내지 제4 실시예 각각과 병합될 수도 있고, 제6 실시예는 제1 내지 제4 실시예와 병합될 수도 있다.
도 10은 실시예에 따른 발광 소자 패키지를 도시한 단면도이다.
도 10을 참조하면, 실시예에 따른 발광 소자 패키지는 몸체(101)와, 상기 몸체(101)에 설치된 제1 리드 전극(103) 및 제2 리드 전극(105)과, 상기 몸체(101)에 설치되어 상기 제1 리드 전극(103) 및 제2 리드 전극(105)으로부터 전원을 공급받는 제1 실시예 및 제2 실시예들에 따른 발광 소자(1)와, 상기 발광 소자(1)를 포위하는 몰딩부재(113)를 포함한다.
상기 몸체(101)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(1)의 주위에 경사면이 형성될 수 있다.
상기 제1 리드 전극(103) 및 제2 리드 전극(105)은 서로 전기적으로 분리되며, 상기 발광 소자(1)에 전원을 제공한다.
또한, 상기 제1 및 제2 리드 전극(103, 105)은 상기 발광 소자(1)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(1)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(1)는 상기 제1 리드 전극(103), 제2 리드 전극(105) 및 상기 몸체(101) 중 어느 하나 위에 설치될 수 있으며, 와이어 방식, 다이 본딩 방식 등에 의해 상기 제1 및 제2 리드 전극(103, 105)에 전기적으로 연결될 수 있으나, 이에 대해 한정하지는 않는다.
실시예에서는 한 개의 와이어(109)를 통해 발광 소자(1)를 상기 제1 및 제2 리드 전극(103, 105) 중 하나의 리드 전극에 전기적으로 연결시키는 것이 예시되어 있으나, 이에 한정하지 않고 2개의 와이어를 이용하여 발광 소자(1)를 상기 제1 및 제2 리드 전극(103, 15)에 전기적으로 연결시킬 수도 있으며, 와이어를 사용하지 않고 발광 소자(1)를 상기 제1 및 제2 리드 전극(103, 105)에 전기적으로 연결시킬 수도 있다.
상기 몰딩부재(113)는 상기 발광 소자(1)를 포위하여 상기 발광 소자(1)를 보호할 수 있다. 또한, 상기 몰딩부재(113)에는 형광체가 포함되어 상기 발광 소자(1)에서 방출된 광의 파장을 변화시킬 수 있다.
실시예에 따른 발광 소자 패키지(200)는 COB(Chip On Board) 타입을 포함하며, 상기 몸체(101)의 상면은 평평하고, 상기 몸체(101)에는 복수의 발광 소자가 설치될 수도 있다.
실시예에 따른 발광 소자나 발광 소자 패키지는 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 표시 장치와 조명 장치, 예컨대 조명등, 신호등, 차량 전조등, 전광판, 지시등과 같은 유닛에 적용될 수 있다.
1, 1A, 1B, 1C, 1D, 1E: 발광 소자
2: 기판
3: 버퍼층
5: 비 도전형 반도체층
7: 제3 반도체층
9: 제1 도전형 반도체층
10, 20, 25, 30, 47: 나노 구조물
11: 활성층
13: 제2 도전형 반도체층
15: 발광 구조물
17, 26, 28, 45: 전위
19, 27, 29: 피트
21: 그루부
23: 제4 반도체층
31, 35, 39: 제1 질화물 반도체층
33, 37, 41: 제2 질화물 반도체층
43: 제어층
49: 돌출부
51: 오목부
53: 러프니스 구조

Claims (20)

  1. 기판;
    상기 기판 상에 배치되고, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물;
    상기 기판과 상기 발광 구조물 사이에 배치되는 비 도전형 반도체층;
    상기 비 도전형 반도체층 및 상기 발광 구조물 사이에 배치되는 제3 반도체층; 및
    상기 제3 반도체층 상에 배치되는 다수의 제1 나노 구조물을 포함하고,
    상기 제1 도전형 반도체층의 두께는, 상기 비 도전형 반도체층의 두께보다 두껍거나 같으며, 상기 제2 도전형 반도체층의 두께보다 두껍고,
    상기 제3 반도체층의 상면은 제1 리세스를 포함하고, 상기 제1 나노 구조물은 상기 제1 리세스 내에 배치되고,
    상기 제1 나노 구조물은 볼 형상 및 바 형상 중 적어도 하나의 형상을 가지고,
    상기 제1 리세스 내에서 상기 제1 나노 구조물 사이에는 공기층이 형성되고,
    상기 제1 나노 구조물 및 상기 공기층은, 상기 제3 반도체층 및 상기 제1 도전형 반도체층과 상이한 굴절률을 가지는 발광 소자.
  2. 제1항에 있어서,
    상기 제3 반도체층 및 상기 발광 구조물 사이에 배치되는 제4 반도체층; 및
    상기 제4 반도체층 상에 배치되는 다수의 제2 나노 구조물을 포함하고,
    상기 제4 반도체층의 상면은 제2 리세스를 포함하고, 상기 제2 나노 구조물은 상기 제2 리세스 내에 배치되고,
    수직 방향을 기준으로, 상기 제1 리세스 및 상기 제2 리세스는 중첩되지 않는 영역에 배치되는 발광 소자.
  3. 제2항에 있어서,
    상기 제1 리세스 및 상기 제2 리세스는 피트, 핀 홀 및 그루브 중 적어도 하나인 발광 소자.
  4. 제2항에 있어서,
    상기 기판 및 상기 비 도전형 반도체층 사이에 배치되는 버퍼층을 포함하고,
    상기 제3 반도체층의 두께는 상기 버퍼층의 두께보다 두껍거나 같은 발광 소자.
  5. 제1항에 있어서,
    상기 비 도전형 반도체층의 두께는 1㎛ 내지 2㎛이고,
    상기 제1 도전형 반도체층의 두께는 1㎛ 내지 5㎛인 발광 소자.
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