KR102018265B1

KR102018265B1 - 반도체 소자

Info

Publication number: KR102018265B1
Application number: KR1020120125910A
Authority: KR
Inventors: 장정훈
Original assignee: 엘지이노텍 주식회사
Priority date: 2012-11-08
Filing date: 2012-11-08
Publication date: 2019-09-04
Also published as: KR20140059442A

Abstract

실시예의 반도체 소자는 기판과, 기판 상에 버퍼층과, 버퍼층 상에 배치되는 소자층 및 버퍼층과 소자층 사이에 아일랜드 형태로 배치되며, 보이드를 형성하는 보이드 형성층을 포함한다.

Description

반도체 소자{Semiconductor device}

실시예는 반도체 소자에 관한 것이다.

GaN 같은 Ⅲ-Ⅴ족 화합물 반도체는 넓고 조정이 용이한 밴드갭 에너지를 가지는 등 많은 장점으로 인해 광 전자 공학 분야(optoelectronics) 등에 널리 사용된다. 이러한 GaN은 통상적으로 사파이어(sapphire) 기판이나 실리콘 카바이드(SiC) 기판 상에 성장되는데, 이러한 기판은 대구경에 적합하지 않고, 특히 SiC 기판은 가격이 비싼 문제점을 갖는다.

도 1은 일반적인 반도체 소자를 나타내는 도면으로서, 기판(5) 및 n형 GaN 층(7)으로 구성된다.

전술한 제반 문제를 해결하기 위해, 사파이어 기판이나 실리콘 카바이드 기판보다 값이 싸고 대구경이 용이하며 열전도도가 우수한 실리콘 기판(5)이 사용되고 있다. 그러나, GaN과 실리콘 사이의 격자 부정합(lattice mismatch)이 매우 크고 이들 사이에 열 팽창 계수 차이도 매우 크기 때문에, 결정성을 악화시키는 멜트 백(melt-back), 크랙(crack), 피트(pit), 표면 모폴로지(surface morphology) 불량 등과 같은 다양한 문제가 대두된다.

예를 들면, 고온에서 성장된 n형 GaN 층(7)을 냉각시키는 동안 발생하는 인장 응력(tensile strain)에 의해 크랙이 야기될 수 있다. 또한, 실리콘 기판(5) 상에 AlN과 같은 버퍼층(미도시)을 형성할 때, AlN의 성장 온도, 실리콘과 AlN 간의 큰 격자 부정합 등에 의해 피트가 발생할 수도 있다.

전술한 이유로 인해, 실리콘 기판(5)을 사용하더라도 이러한 제반 문제들을 야기하지 않는 양호한 특성을 제공할 수 있는 구조를 가지는 반도체 소자가 요구된다.

실시예는 크랙이 방지되고 결정성이 개선된 반도체 소자를 제공한다.

실시예의 반도체 소자는, 기판; 상기 기판 상에 버퍼층; 상기 버퍼층 상에 배치되는 소자층; 및 상기 버퍼층과 상기 소자층 사이에 아일랜드 형태로 배치되며, 보이드를 형성하는 보이드 형성층을 포함한다.

상기 버퍼층은 상기 기판 상에 배치된 하부 버퍼층; 상기 하부 버퍼층 상에 배치된 전이층; 및 상기 전이층 상에 배치된 상부 버퍼층을 포함한다.

상기 상부 버퍼층은 비정질 물질을 포함하며, 상기 비정질 물질은 나노 마스크의 두께를 가질 수 있다. 상기 상부 버퍼층은 1 ㎚ 내지 10 ㎚의 두께를 가질 수 있다.

상기 보이드 형성층은 랜덤하게 배치될 수 있으며, 6각형 평면 형상을 가질 수 있다. 상기 보이드 형성층은 상기 버퍼층 상에 아일랜드 형태로 배치된 제1 중간층; 및 상기 제1 중간층 위에 배치된 제2 중간층을 포함할 수 있다. 상기 제2 중간층은 비정질 물질 또는 반도체 화합물을 포함할 수 있다. 상기 제1 중간층은 500 ㎚ 내지 1 ㎛의 두께를 가질 수 있다. 상기 제1 중간층 간의 이격 거리는 1 ㎛ 내지 3 ㎛일 수 있다.

상기 소자층은 상기 보이드 형성층 상에 배치된 채널층; 상기 채널층 상에 배치되고, 상기 채널층과 헤테로 접합하는 접합층; 상기 채널층 상에 배치되고, 상기 접합층의 양측에 각각 배치된 제1 및 제2 반도체층; 상기 접합층 상에 배치된 게이트; 및 상기 제1 및 제2 반도체층 상에 각각 배치된 소스 및 드레인 콘택을 포함할 수 있다.

다른 실시예의 반도체 소자는 도전형 지지 기판; 상기 도전형 지지 기판 상에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 제1 전극층; 상기 발광 구조물과 상기 제1 전극층 사이에 형성되고, 상기 제1 도전형 반도체층과 접하는 제2 전극층; 상기 제1 전극층과 상기 제2 전극층 사이에 형성되는 절연층; 상기 발광 구조물 상에 배치된 보이드 형성층; 및 상기 보이드 형성층 상에 배치된 버퍼층을 포함하고, 상기 제1 전극층은 상기 제2 전극층, 상기 제2 도전형 반도체층 및 상기 활성층을 관통하여 상기 제1 도전형 반도체층에 접할 수 있다. 상기 버퍼층은 상부에 러프니스 구조를 가질 수 있다.

실시예에 따른 발광 소자는 소자층과 버퍼층 사이에 보이드를 갖는 보이드 형성층이 배치됨으로 인해, 크랙이 방지되고 결정성이 개선될 수 있다.

도 1은 일반적인 반도체 소자를 나타내는 도면이다.
도 2는 일 실시예에 의한 반도체 소자의 단면도를 나타낸다.
도 3은 보이드 형성층의 평면 사진을 나타낸다.
도 4는 도 2에 예시된 발광 소자의 단면 사진을 나타낸다.
도 5a 내지 도 5e는 도 2에 예시된 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 6은 다른 실시예에 의한 반도체 소자의 단면도를 나타낸다.
도 7a 내지 도 7f는 도 6에 예시한 반도체 소자의 실시예에 의한 제조 방법을 설명하기 위한 단면도들이다.
도 8은 또 다른 실시예에 의한 반도체 소자의 단면도를 나타낸다.
도 9는 실시예에 따른 발광소자 패키지의 단면도이다.
도 10은 실시예에 따른 조명 유닛의 사시도이다.
도 11은 실시예에 따른 백라이트 유닛의 분해 사시도이다.

이하, 본 발명을 구체적으로 설명하기 위해 실시예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.

본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.

도 2는 일 실시예에 의한 반도체 소자(100A)의 단면도를 나타낸다.

도 2에 예시된 반도체 소자(100A)는 기판(10), 버퍼층(20), 보이드 형성층(30) 및 소자층(40)을 포함한다.

기판(10)은 사파이어(Al₂O₃), SiC, GaAs, Si, GaN, ZnO, GaP, InP, Ge 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 이하, 기판(10)은 (111) 결정면을 주면으로서 갖는 실리콘 기판인 것으로 설명하지만, 기판(10)이 실리콘 이외의 물질로 이루어진 기판인 경우에도 실시예는 적용될 수 있다.

버퍼층(20)은 기판(10) 상에 배치되며, 하부 버퍼층(22), 전이층(24) 및 상부 버퍼층(26)을 포함할 수 있다. 하부 버퍼층(22)은 기판(10) 상에 배치되며, AlN, AlAs 및 SiC 중 적어도 하나를 포함할 수 있다. 하부 버퍼층(22)이 임계 두께 이상을 가질 경우, 실리콘 기판(10)으로부터 실리콘 원자의 확산이 방지되어 멜트 백(melt-back)이 방지될 수 있다. 여기서, 임계 두께란, 실리콘 기판(10)으로부터 실리콘 원자가 확산될 수도 있는 두께를 의미한다. 이를 위해, 하부 버퍼층(22)은 수십 또는 수백 나노 미터의 두께를 가질 수 있으며, 예를 들어 10 ㎚ 이상 300 ㎚ 이하의 두께를 가질 수 있다.

전이층(24)은 하부 버퍼층(22)과 상부 버퍼층(26) 사이에 배치된다. 전이층(24)은 다양한 형태의 구조를 가질 수 있다. 예를 들어, 전이층(24)은 적어도 하나의 AlN/Al_xGa_1-xN 초격자 단위층을 포함할 수 있다. 여기서, AlN/Al_xGa_1-xN 초격자 단위층은 AlN 초격자층과 Al_xGa_1-xN 초격자층으로 이루어진 이중층(bi-layer) 구조일 수 있다. 여기서, 0 < x < 1이다. AlN/Al_xGa_1-xN 초격자 단위층에서, AlN 초격자층 및 Al_xGa_1-xN 초격자층의 상대적인 위치는 제한이 없다. 예를 들면, AlN 초격자층은 버텀층(bottom layer)이고 Al_xGa_1-xN 초격자층은 AlN 초격자 층 상에 적층된 탑층(top layer)일 수 있다. 또는, AlN/Al_xGa_1-xN 초격자 단위층에서, Al_xGa_1-xN 초격자층은 버텀층이고 AlN 초격자층은 Al_xGa_1-xN 초격자층 상에 적층되는 탑층일 수도 있다.

또는, 전이층(24)은 복수의 AlN/Al_xGa_1-xN 초격자 단위층을 포함할 수 있다. 이때, 전이층(24)은 하부 버퍼층(22)으로부터의 거리에 따라 Al 및 Ga의 농도 구배를 가질 수 있다. 예를 들어, 복수의 AlN/Al_xGa_1-xN 초격자 단위층에서 x값은 하부 버퍼층(22)으로부터의 거리가 멀수록 점차 작아질 수 있다.

또는, 전이층(24)은 적어도 하나의 AlGaN 층을 포함할 수도 있으며, 하부 버퍼층(22) 상에 배치된 AlGaN 층 및 AlGaN 층 상에 배치된 GaN 층을 포함할 수도 있다.

전술한 전이층(24)은 하부 버퍼층(22)으로부터 소자층(40)까지 격자 상수가 완만하게 전이되도록 유도하여, 점차적으로 증가되는 압축 응력을 소자층(40)에 부여하는 일종의 응력 완화층(SRL:Strain Relaxation Layer)의 역할을 수행한다. 따라서, 열 팽창 계수의 차이로 인해 실리콘 기판(10)으로부터 야기되는 인장 응력(tensile strain)이 효과적으로 보상될 수 있고, 크랙(crack)의 발생 가능성을 제거함으로써 결정성을 향상시킬 수 있다. 또한, 하부 버퍼층(22)에서 야기되는 피트(pit)를 효과적으로 융합(merge)시킬 수 있고, 쓰레딩 전위(TD:Threading Dislocation)를 감소시켜 소자층(40)의 표면 모폴로지를 개선시킬 수 있으며, 전위를 벤딩(bending)하여 감소시키므로 하부 버퍼층(22)으로부터 소자층(40)에 이르기까지 향상된 결정성을 가지는 구조를 얻을 수 있다. 게다가, 크랙의 발생 가능성이 제거될 수 있으므로, 전자의 이동도가 증가될 수도 있다.

또한, 상부 버퍼층(26)은 전이상(24) 상에 배치된다. 상부 버퍼층(26)은 발광 소자(100A)의 결정성을 개선시키는 역할을 한다. 이를 위해, 상부 버퍼층(26)은 Si_xN_y 같은 비정질 물질로 이루어질 수 있다. 여기서, x와 y는 랜덤한 값을 가질 수 있다.

한편, 보이드 형성층(30)은 버퍼층(20)과 소자층(40) 사이에 배치되며, 아일랜드(island) 형태를 갖고 보이드(void)(36)를 형성하는 역할을 한다. 이를 위해, 보이드 형성층(30)은 제1 및 제2 중간층(32, 34)을 포함한다.

상부 버퍼층(26)의 두께(T1)가 커질수록 보이드(36)의 크기 예를 들면 제1 중간층(32) 간 이격 거리(D1)가 커지고 보이드(36)의 밀도는 작아진다. 이와 같이, 상부 버퍼층(26)의 두께(T1)에 따라 보이드 형성층(30)은 원하는 크기의 보이드(36)를 가질 수 있다. 즉, 두께(T1)가 커질수록 상부 버퍼층(26)에서의 핀 홀(pin-hole)이 증가하여 아일랜드 형태의 보이드 형성층(30) 간의 이격 거리(D1)가 증가할 수 있다. 제1 중간층(32) 간의 이격 거리(D1)는 1 ㎛ 내지 3 ㎛일 수 있다. 이러한 상부 버퍼층(26)의 두께(T1)는 조절될 수 있으며 나노 마스크의 두께 즉, 100 ㎚ 이하일 수 있다.

제1 중간층(32)은 버퍼층(20) 상에 아일랜드 형태로 배치된다. 제1 중간층(32)의 두께(T2)가 증가하면 보이드(36)의 높이도 증가한다. 이를 위한 제1 중간층(32)의 두께(T2)는 500 ㎚ 내지 1 ㎛ 예를 들어, 1 ㎚일 수 있다.

도 3은 보이드 형성층(30)의 평면 사진을 나타낸다.

도 3을 참조하면, 보이드 형성층(30)의 제1 중간층(32)은 상부 버퍼층(26) 상에 랜덤하게 배치될 수 있으며 6각형 평면 형상을 가질 수 있다.

제2 중간층(34)은 제1 중간층(32)과 소자층(40) 사이에 배치되며, Si_xN_y 등의 비정질 물질 또는 AlN 등의 반도체 화합물을 포함할 수 있다.

한편, 보이드 형성층(30)과 소자층의 사이에 제3 중간층(미도시)이 더 배치될 수 있다. 제3 중간층은 소자층(40)으로 압축 응력(compressive strain)을 인가하며, 반도체 소자(100A)의 응용례에 따라 다양한 물질을 포함할 수 있다. 예를 들어, 제3 중간층은 언도프된(undopoed) 반도체 화합물로서 언도프된 GaN (이하, "uGaN"이라 한다)을 포함할 수 있다. 제3 중간층은 하부 버퍼층(22)과 전이층(24)이 알루미늄(Al)과 같은 금속을 포함함으로써 소자층(40)의 결정성이 악화됨을 회복(recovery)시키는 역할을 한다.

한편, 소자층(40)은 보이드 형성층(30) 상에 배치되며, 도핑된 반도체 화합물을 포함할 수 있다. 예를 들어, 소자층(40)은 도핑된 GaN을 포함할 수 있다.

도 4는 도 2에 예시된 발광 소자(100A)의 단면 사진을 나타낸다.

도 4를 참조하면, 보이드 형성층(30)에 의해 상부 버퍼층(26)과 소자층(40) 사이에 보이드(36)가 존재함을 알 수 있다. 이러한 보이드(36)가 형성됨으로 인해, 실시예의 반도체 소자(100A)의 크랙이 방지되고 결정성이 개선될 수 있다.

실시예에 의하면, 소자층(40)은 발광 구조물을 포함할 수 있다. 발광 구조물은 제1 도전형 반도체층, 제1 도전형 반도체층 상에 배치된 활성층, 및 활성층 상에 배치된 제2 도전형 반도체층을 포함할 수 있다. 이에 대해서는 더욱 상세히 후술된다.

이하, 도 5a 내지 도 5e를 참조하여 도 2에 예시한 반도체 소자(100A)의 제조 방법을 설명한다. 본 예에서는 기판(10)이 실리콘 기판이며, 하부 버퍼층(22)이 AlN으로 이루어지고, 전이층(24)이 AlGaN으로 이루어지고, 상부 버퍼층(26)이 Si_xN_y로 이루어지고, 소자층(40)이 GaN으로 이루어진 경우를 예시한다. 도 2에 예시한 반도체 소자(100A)는 본 예에서 설명하는 방법에 국한되지 않고 다양한 다른 방법으로 제조될 수도 있음은 물론이다.

도 5a 내지 도 5e는 도 2에 예시된 반도체 소자(100A)의 제조 방법을 설명하기 위한 공정 단면도이다.

도 5a를 참조하면, 실리콘 기판(10)을 준비한다. 실리콘 기판(10)을 암모니아(NH₃) 가스가 없는 상태에서 트리메틸 알루미늄(TMA:Trimethyl Aluminum) 가스에 15 초 동안 노출시켜 초(ultra) 알루미늄막을 증착시킴으로써, 실리콘 질화물이 실리콘 기판(10)의 표면상에 형성되는 것을 방지한다. 경우에 따라서는 실리콘 기판(10)을 예를 들면 약 900 ℃의 온도까지 급속 어닐링(rapid annealing)하여 실리콘 기판(10)상의 자연 산화막을 제거하는 공정이 부가적으로 더 수행될 수도 있다. 그러나, 이에 국한되지 않고 다양한 형태로 실리콘 기판(10)을 준비할 수 있다.

이후, 암모니아(NH₃)를 사용하면서 약 900 ℃의 온도에서 실리콘 기판(10) 상에 소정의 두께를 가지는 AlN으로 이루어진 하부 버퍼층(22)을 형성한다. 이때, AlN층(22)의 두께가 결정 두께 이상으로 증가할 때, AlN 섬(island)의 융합에 의해 3차원 성장 모드로부터 2차원 성장 모드로 변한다. 이와 같이 융합된 AlN 섬은 실리콘 기판(10)을 완전히 덮을 수 있기 때문에, 실리콘 원자의 확산이 방지될 수 있다. 또는, 전술한 방법 대신에 다양한 방법에 의해 AlN층(22)이 실리콘 기판(10) 상에 형성될 수 있다.

이후, 도 5b에 예시된 바와 같이, AlN층(22) 상에 AlGaN으로 이루어진 전이층(24)을 형성한다. 이후, 도 5c에 예시된 바와 같이 AlGaN층(24) 상에 Si_xN_y로 이루어진 상부 버퍼층(26)을 형성한다.

이후, 도 5d를 참조하면, SiN층(26) 상에 GaN으로 이루어진 제1 중간층(32A)을 형성하고, GaN층(32A) 상에 SiN이나 AlN으로 이루어진 제2 중간층(34)을 형성한다. 이때, 제1 중간층(32A)의 저면 사이의 이격 거리(D2)가 일정 거리 이상 확보되도록 제1 중간층(32A)을 랜덤하게 상부 버퍼층(26) 상에 형성한다. 제1 및 제2 중간층(32A, 34)은 VEM(Vertical Enhancement Mode)으로 성장된다.

이후, 도 5d에 도시된 제1 중간층(32)의 경사진 측부(W)를 열적으로 식각(thermal etching)하여 도 5e에 도시된 바와 같이 제거한다. 이때, 제2 중간층(34)은 제1 중간층(32)의 측부를 식각할 때 제1 중간층(32)의 상부 표면을 보호하는 역할을 한다.

제1 중간층(32A)의 측부(W)를 도 5e에 예시된 바와 같이 제거하기 위해, 도 5d에 예시된 구조물을 수소(H₂) 분위기에서 열적으로 식각하거나 실란(silane) 가스를 이용하여 열적으로 식각할 수 있다. 열적 식각에 사용되는 실란 가스는 모노(mono) 실란(SiH₄) 가스 또는 다이 실란 가스(Si₂H₆)일 수 있다.

이후, 도 5e에 예시된 바와 같이 보이드(36)를 갖는 보이드 형성층(30) 상에 도 2에 예시된 바와 같이 소자층(40)을 형성한다. 이를 위해, 소자층(40)은 LEM(Lateral Enhancement Mode)로 성장된다.

예를 들어, 전술한 도 5a 내지 도 5e에 도시된 공정에서, Ga, Al 및 N은 금속 유기 화학 기상 증착(MOCVD:Metal Organic Chemical Vapor Deposition)법에 의해 성장될 수 있다. 즉, 트리메틸 갈륨(TMG:Trimethyl Gallium), 트리메틸 알루미늄(TMA) 및 암모니아(NH₃)를 포함하는 전구체 물질을 이용하여, MOCVD법으로 Ga, Al 및 N을 포함하는 구조가 각각 형성될 수 있다. 특히, 도 5c에 도시된 바와 같이 상부 버퍼층(26)을 SiN으로 형성할 경우, MOCVD 챔버에서 인 시츄(In situ) 공정으로 전술한 반도체 소자(100A)를 제조할 수 있다.

한편, 도 2에 예시된 반도체 소자(100A)는 다양한 분야에 이용될 수 있다. 예를 들어, 반도체 소자(100A)는 발광 다이오드(LED:Light Emitting Diode) 같은 발광 소자에 적용될 수 있으며, 특히 수직형 발광 소자에 적용될 수 있다.

도 6은 다른 실시예에 의한 반도체 소자(100B)의 단면도를 나타낸다.

도 6에 도시된 반도체 소자(100B)는 도 2에 예시한 반도체 소자(100A)를 이용하여 구현된 수직형 발광 소자에 해당한다.

도 6에 예시된 수직형 발광 소자(100B)는 버퍼층(20), 보이드(36)를 갖는 보이드 형성층(30), 도전형 지지 기판(60), 제1 전극층(62), 절연층(64), 전극 패드(66), 보호층(68), 발광 구조물(70) 및 제2 전극층(80)을 포함한다. 도 6에 예시된 발광 구조물(70) 및 그(70) 하부에 배치된 층(60, 62, 64, 66, 80)은 도 2에 예시된 소자층(40)에 대응한다.

수직형 발광 소자(100B)는 복수의 화합물 반도체층, 예컨대, 3족-5족 원소의 화합물 반도체층을 이용한 LED를 포함하며, LED는 청색, 녹색, 또는 적색 등과 같은 광을 방출하는 유색 LED이거나 자외선(UV:UltraViolet) LED일 수 있다. LED의 방출 광은 다양한 반도체를 이용하여 구현될 수 있으며, 이에 대해 한정하지는 않는다.

도전형 지지 기판(60)은 전도성을 가지며, 발광 구조물(70)을 지지하고, 발광 소자(100B)가 작동시 발생하는 열을 충분히 발산시킬 수 있어야 하므로 열전도도가 높은 금속을 사용할 수 있다.

예를 들어, 도전형 지지 기판(60)은 몰리브덴(Mo), 실리콘(Si), 텅스텐(W), 구리(Cu) 및 알루미늄(Al)로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 이루어질 수 있으며, 또한, 금(Au), 구리합금(Cu Alloy), 니켈(Ni), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: GaN, Si, Ge, GaAs, ZnO, SiGe, SiC, SiGe, Ga₂O₃ 등) 등을 선택적으로 포함할 수 있다.

또한, 도전형 지지 기판(60)은 전체 질화물 반도체에 휨을 가져오지 않으면서, 스크라이빙(scribing) 공정 및 브레이킹(breaking) 공정을 통하여 별개의 칩으로 잘 분리시키기 위한 정도의 기계적 강도를 가질 수 있다.

다음으로, 제1 전극층(62)은 도전형 지지 기판(60) 상에 형성된다. 제1 전극층(62)은 제2 전극층(80), 제1 도전형 반도체층(72) 및 활성층(74)을 관통하여 제2 도전형 반도체층(76)과 접촉한다. 즉, 제1 전극층(62)은 지지 기판(60)과 접하는 하부 전극층과, 하부 전극층으로부터 분기하여 제2 도전형 반도체층(76)에 전기적으로 접촉하는 적어도 하나의 접촉 전극(63)을 갖는다.

제1 전극층(62)의 접촉 전극(63)은 제2 도전형 반도체층(76)에 전류 공급을 원활하게 수행할 수 있도록 복수 개가 서로 이격되어 형성될 수 있다. 접촉 전극(63)은 방사형 패턴, 십자형 패턴, 라인형 패턴, 곡선형 패턴, 루프 패턴, 고리 패턴, 및 링 패턴 중 적어도 하나의 패턴일 수 있으나, 이에 한정되는 것은 아니다.

제1 전극층(62)은 금속으로 형성될 수 있다. 예를 들어, 제1 전극층(62)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 이루어질 수 있다. 또한, 제1 전극층(62)은 오믹 특성을 갖는 반사 전극 재료로 단층 또는 다층으로 형성될 수 있다.

예컨대, 제1 전극층(62)은 전술한 금속 물질과 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다. 제1 전극층(62)이 오믹 역할을 수행할 경우, 별도의 오믹층(미도시)은 형성되지 않을 수 있다.

다음으로, 제2 전극층(80)은 발광 구조물(70)과 절연층(64) 사이에 형성되고 제1 도전형 반도체 층(72)과 접한다.

실시예에 의하면, 제2 전극층(80)은 제1 도전형 반도체 층(72)과 절연층(64)의 사이에 형성되는 전도성 투명층(84)을 포함할 수 있다. 예를 들어, 전도성 투명층(84)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide) 또는 GZO(gallium zinc oxide) 중 적어도 하나를 포함하여 구성될 수 있다.

또한, 제2 전극층(80)은 도 6에 도시된 바와 같이, 전도성 투명층(84)과 절연층(64)의 사이에 형성되는 반사층(82)을 더 포함할 수 있다. 즉, 제2 전극층(80)은 절연층(64) 상에 반사층(82) 및 전도성 투명층(84)이 순차로 적층된 형태일 수도 있다.

반사층(82)은 전도성 투명층(84)의 아래에 접촉되며, 반사율이 50% 이상의 반사물질로 형성될 수 있다. 반사층(82)은 금속 물질로 이루어질 수 있으며, 예를 들면 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 금속 물질 중에서 형성될 수 있다.

전도성 투명층(84) 및/또는 반사층(82)의 일측 영역은 개방될 수 있으며, 전극 패드(66)는 개방된 일측 영역 상에 형성된다. 전극 패드(66)는 전극 형태일 수 있다.

다음으로, 절연층(64)은 제2 전극층(80)과 제1 전극층(62) 사이에 형성되어 제1 전극층(62)과 제2 전극층(80)을 전기적으로 절연시킨다. 절연층(64)은 제1 전극층(62)의 둘레에 형성되어, 제1 전극층(62)과 다른 층들(80, 72, 74)과의 전기적인 쇼트를 차단하게 된다. 즉, 제1 전극층(62)이 다른 층들(80, 72 및 74)을 관통하여 제2 도전형 반도체 층(76)과 연결될 때, 절연층(64)은 제1 전극층(62)을 다른 층들(80, 72 및 74)로부터 절연시키는 역할을 수행한다. 절연층(64)은 SiO₂, SiO_x, SiO_xN_y, Si₃N₄, Al₂O₃ 로 형성될 수 있으나, 이에 대해 한정하지는 않는다.

다음으로, 발광 구조물(80)은 제2 전극층(80) 상에 배치된다. 발광 구조물(80)은 제2 전극층(80)의 상부면인 전도성 투명층(84) 상에 배치된 제1 도전형 반도체층(72), 제1 도전형 반도체층(72) 상에 배치된 활성층(74) 및 활성층(74) 상에 배치된 제2 도전형 반도체층(76)을 포함할 수 있다.

제1 도전형 반도체층(72)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있으며, Al_kIn_zGa_(1-k-z)N (0 ≤ k ≤ 1, 0 ≤ z ≤ 1, 0 ≤ k+z ≤ 1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(72)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP 및 InP 중에서 선택되는 적어도 하나로 형성될 수 있다. 또한, 제1 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr 또는 Ba 등을 포함할 수 있으나 이에 한정되지 않는다.

활성층(74)은 제1 도전형 반도체층(72)을 통해 주입되는 정공(또는, 전자)와, 제2 도전형 반도체층(76)을 통해서 주입되는 전자(또는, 정공)이 서로 만나서, 활성층(74)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.

활성층(74)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 활성층(74)은 트리메틸 갈륨(TMG) 가스, 암모니아(NH₃) 가스, 질소 가스(N₂) 및 트리메틸 인듐(TMIn:Trimethyl Indium) 가스가 주입되어 다중 양자우물구조가 형성될 수 있으나, 이에 한정되는 것은 아니다.

활성층(74)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs 및 GaP(InGaP)/AlGaP 중 어느 하나, 또는 그 이상의 페어 구조로 형성될 수 있으나, 이에 한정되지 않는다. 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.

제2 도전형 반도체층(76)은 제2 도전형 도펀트가 도핑된 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있으며, In_kAl_zGa_1-k-zN (0 ≤ k ≤ 1, 0 ≤ z ≤ 1, 0 ≤ k+z ≤ 1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 제2 도전형 반도체층(76)이 n형 반도체층인 경우, 제2 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se 또는 Te를 포함할 수 있으나 이에 한정되지 않는다.

전술한 발광 구조물에서, 제1 도전형 반도체층(72)은 p형 반도체층으로 이루어지고, 제2 도전형 반도체층(76)은 n형 반도체층으로 이루어지는 경우를 예시하였다. 그러나, 제1 도전형 반도체층(72)은 n형 반도체층으로 이루어지고, 제2 도전형 반도체층(76)은 p형 반도체층으로 이루어질 수도 있다. 즉, 발광 구조물은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, 및 p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.

도 6에 예시된 버퍼층(20) 및 보이드 형성층(30)은 도 2에 예시된 버퍼층(20) 및 보이드 형성층(30)에 각각 해당하므로 동일한 참조부호를 사용하였으며 이들에 대한 상세한 설명은 생략한다. 즉, 발광 구조물(70)의 상부에 보이드 형성층(30)이 배치되고, 보이드 형성층(30) 상에 버퍼층(20)이 배치된다. 따라서, 버퍼층(20)과 발광 구조물(70) 사이에 보이드(36)가 형성되어 있다.

또한, 발광 효율을 높이기 위해, 버퍼층(20)의 상측에 러프니스 구조(69)가 마련될 수 있다. 러프니스 구조(69)는 도 6에 예시된 바와 같이 톱니 구조일 수도 있고, 요철 구조일 수도 있으며, 이러한 톱니 구조 또는 요철 구조는 주기적이거나 비주기적으로 배열될 수 있다.

도 6의 경우 하부 버퍼층(22)의 상부에 러프니스 구조(69)가 마련된다. 그러나, 수직형 발광 소자(100B)가 하부 버퍼층(22)을 포함하지 않을 경우 전이층(24)의 상부에 러프니스 구조(69)가 마련될 수 있다. 또는, 수직형 발광 소자(100B)의 버퍼층(20)이 하부 버퍼층(22)과 전이층(24)을 포함하지 않을 경우 상부 버퍼층(26)의 상부에 러프니스 구조(69)가 마련될 수 있다.

이하, 도 5a 내지 도 5e 및 도 7a 내지 도 7f를 참조하여 도 6에 예시한 반도체 소자(100B)의 제조 방법을 설명한다. 본 예에서는 제1 도전형 반도체층(72)은 p형 GaN을 포함하고, 제2 도전형 반도체층(76)은 n형 GaN을 포함하는 경우를 예시한다. 도 6에 예시한 반도체 소자(100B)는 이에 국한되지 않고 다양한 다른 방법으로 제조될 수도 있음은 물론이다.

도 7a 내지 도 7f는 도 6에 예시한 반도체 소자(100B)의 실시예에 의한 제조 방법을 설명하기 위한 단면도들이다.

도 5a 내지 도 5e에 도시된 바와 같이, 실리콘 기판(10) 상에 하부 버퍼층(22), 전이층(24), 상부 버퍼층(26), 아일랜드 형태를 갖는 보이드 형성층(30)을 형성한다.

이후, 도 7a를 참조하면, 보이드 형성층(30) 상에 발광 구조물(70)을 형성한다. 즉, 보이드 형성층(30) 상에 제2 도전형 반도체층(76)을 형성하고, 제2 도전형 반도체층(76) 상에 활성층(74) 및 제1 도전형 반도체층(72)을 순차적으로 성장시켜 형성한다. 발광 구조물(70)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.

다음으로, 도 7b를 참조하면, 단위 칩 영역을 기준으로 발광 구조물(72, 74, 76)의 측면과, 보이드 형성층(30)의 측면과, 버퍼층(20)의 측면이 노출되도록 발광 구조물(72, 74, 76)의 측부와, 보이드 형성층(30)의 측부와, 버퍼층(20)의 측부를 제거하여 복수의 이격된 채널(C)을 형성한다.

또한, 제1 도전형 반도체층(72) 및 활성층(74)을 관통하여 제1 도전형 반도체층(76)을 노출시키는 적어도 하나의 구멍(78)을 형성한다. 이를 위해 포토리소그래피(photolithography) 공정 및 식각 공정을 이용할 수 있다.

다음으로, 도 7c를 참조하면, 제1 도전형 반도체층(72)의 상부에 제2 전극층(80)을 구성하는 전도성 투명층(84)과 반사층(82)을 차례로 적층하여 형성한다. 이를 위해, 구멍(78)과 채널(C) 부분은 포토레지스트(photoresist)로 채워지고, 전도성 투명층(84)과 반사층(82)을 형성한 후, 포토레지스트는 제거될 수 있다.

다음으로, 도 7d를 참조하면, 제2 전극층(80)의 상부와 측부, 구멍(78)의 측면 상에 절연층(64)을 형성한다. 이때, 절연층(64)은 구멍(78)의 바닥에는 형성되지 않는다.

다음으로, 도 7e를 참조하면, 구멍(78)을 도전성 물질로 채워 제2 도전형 반도체층(76)과 접하도록 절연층(76) 상에 제1 전극층(62)을 형성한다. 이때, 구멍(78)에 채워져 제2 도전형 반도체층(76)과 접하는 제1 전극층(62) 부분은 접촉 전극(63)이 된다. 그리고, 제1 전극층(62) 상에 지지 기판(60)을 형성한다. 지지 기판(60)은 본딩 방식, 도금 방식 또는 증착 방식으로 형성할 수 있다.

이후, 실리콘 기판(10)을 습식 식각에 의해 제거한 결과물을 뒤집은 다음, 하부 버퍼층(22)의 상부에 러프니스 구조(69)를 형성하면 도 7f에 도시된 바와 같은 구조물이 형성된다.

만일, 도 6에 예시된 수직형 발광 소자(100A)이 버퍼층(20)이 하부 버퍼층(22)을 포함하지 않고 전이층(24)의 상부에 러프니스 구조(69)를 가질 경우, 도 7b에서 채널(C)을 형성할 때 전이층(24)과 상부 버퍼층(26)의 측부만 식각하고 하부 버퍼층(22)의 측부를 식각하지 않는다. 이후, 도 7e에서 실리콘 기판(10)을 습식 식각에 의해 제거한 후, 하부 버퍼층(22)을 건식 식각에 의해 제거한다.

또는, 도 6에 예시된 수직형 발광 소자(100A)의 버퍼층(20)이 하부 버퍼층(22)과 전이층(24)을 포함하지 않고 상부 버퍼층(26)의 상부에 러프니스 구조(69)를 가질 경우, 도 7b에서 채널(C)을 형성할 때 상부 버퍼층(26)의 측부만 식각하고 전이층(24)과 하부 버퍼층(22)의 측부를 식각하지 않는다. 이후, 도 7e에서 실리콘 기판(10)을 습식 식각에 의해 제거한 후, 하부 버퍼층(22)과 전이층(24)을 건식 식각에 의해 제거한다.

이후, 버퍼층(20)의 상부와 측부, 보이드 형성층(30)의 측부 및 발광 구조물(70)의 측면을 덮는 보호층(68)을 도 6에 예시된 바와 같이 형성한다.

도 7a 내지 도 7f는 단위 칩을 형성하는 공정만을 나타낸다. 그러나 다수의 칩을 형성할 경우, 칩 절단 공정을 통해 구조물을 단위 칩 형태로 절단한다. 칩 절단 공정은 예를 들어, 블레이드(blade)를 이용해 물리적인 힘을 가하여 분리시키는 브레이킹 공정, 칩 경계에 레이져를 조사하여 칩을 분리시키는 레이저 스크라이빙 공정, 습식 식각 또는 건식 식각을 포함하는 식각 공정 등을 포함할 수 있으나 이에 대해 한정되지는 않는다.

이하, 전술한 도 2에 예시된 반도체 소자가 이용된 HEMT(100C)에 대해 다음과 같이 첨부된 도면을 참조하여 설명한다. 여기서, 도 2에서와 동일한 참조부호는 동일한 소자를 의미하므로 이들에 대한 중복 설명을 생략한다.

도 8은 또 다른 실시예에 의한 반도체 소자(100C)의 단면도를 나타낸다.

도 8에 도시된 반도체 소자(100C)는 도 2에 예시한 반도체 소자(100A)를 이용하여 구현된 HEMT에 해당한다.

도 8을 참조하면, HEMT(100C)는 기판(10), 하부 버퍼층(22), 전이층(24), 상부 버퍼층(26), 제1 중간층(32), 제2 중간층(34) 및 소자층(40)을 포함한다.

도 8의 소자층(40)은 도 2에 예시한 소자층(40)에 대응하는 요소이므로 동일한 참조 부호를 갖는다. HEMT(100C)의 경우 소자층(40)은 채널층(92), 제1 및 제2 반도체층(94), 접합층(96), 게이트(G) 및 복수의 콘택(S, D)을 포함한다.

채널층(92)은 언도프된 GaN을 포함하여 형성될 수 있으며, 보이드(36)를 갖는 보이드 형성층(30)의 상부에 배치된다.

접합층(96)은 언도프된(undoped) AlGaN (이하, uAlGaN) 층일 수 있다. uAlGaN 층(96)은 채널층(92)과 헤테로 접합(98)하는 층이다. 또한, 금(Au) 같은 물질을 포함하여 구현 가능한 게이트 전극(G)이 uAlGaN 층(96) 상부에 배치된다.

채널층(92)에 의해 형성되는 채널이 n형 채널인 경우, n형 GaN층이 제1 및 제2 반도체층(94)으로서 채널층(92)의 상부에서 uAlGaN 층(96)의 양측에 배치된다. 그러나, 채널층(92)에 의해 형성되는 채널이 p형 채널인 경우, p형 GaN 층이 제1 및 제2 반도체층(94)으로서 채널층(92)의 상부에서 uAlGaN 층(96)의 양측에 배치된다. 제1 및 제2 반도체 층(94)은 채널층(92)에 매립된 구조이다.

적어도 하나의 콘택(S, D)이 제1 및 제2 반도체층(94) 상에서 uAlGaN 층(96)의 양측에 배치된다. 여기서, 적어도 하나의 콘택은 Al로 구현될 수 있는 소스 콘택(S) 및 Al로 구현될 수 있는 드레인 콘택(D)을 포함할 수 있다. 소스 콘택(S)은 채널층(92) 상에 배치된 제1 반도체층(94)의 상부에 배치되고, 드레인 콘택(D)은 소스 콘택(D)과 이격되어 제2 반도체층(94)의 상부에 배치된다.

또한, 도 2에 예시한 반도체 소자(100A)는 광 검출기(photodetector), 게이트 바이폴라 접합 트랜지스터(gated bipolar junction transistor), 게이트 핫 전자 트랜지스터(gated hot electron transistor), 게이트 헤테로 구조 바이폴라 접합 트랜지스터(gated heterostructure bipolar junction transistor), 가스 센서(gas sensor), 액체 센서(liquid sensor), 압력 센서(pressure sensor), 압력 및 온도 같은 다기능 센서(multi-function sensor), 전력 스위칭 트랜지스터(power switching transistor), 마이크로파 트랜지스터(microwave transistor) 또는 조명 소자 등의 다양한 분야에 적용될 수도 있다.

이하, 수직형 발광 소자에 적용된 도 6에 예시된 반도체 소자(100B)를 포함하는 발광 소자 패키지의 구성 및 동작을 설명한다.

도 9는 실시예에 따른 발광소자 패키지(200)의 단면도이다.

실시예에 따른 발광 소자 패키지(200)는 패키지 몸체부(205)와, 패키지 몸체부(205)에 설치된 제1 및 제2 리드 프레임(213, 214)과, 패키지 몸체부(205)에 배치되어 제1 및 제2 리드 프레임(213, 214)과 전기적으로 연결되는 발광 소자(220)와, 발광 소자(220)를 포위하는 몰딩 부재(240)를 포함한다.

패키지 몸체부(205)는 실리콘, 합성수지, 또는 금속을 포함하여 형성될 수 있으며, 발광 소자(220)의 주위에 경사면이 형성될 수 있다.

제1 및 제2 리드 프레임(213, 214)은 서로 전기적으로 분리되며, 발광 소자(220)에 전원을 제공하는 역할을 한다. 또한, 제1 및 제2 리드 프레임(213, 214)은 발광 소자(220)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수도 있으며, 발광 소자(220)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.

발광 소자(220)는 도 6에 예시된 반도체 소자(100B)를 포함할 수 있으나 이에 한정되는 것은 아니다.

발광 소자(220)는 도 9에 예시된 바와 같이 제1 또는 제2 리드 프레임(213, 214) 상에 배치되거나, 패키지 몸체부(205) 상에 배치될 수도 있다.

도 9에 예시된 발광 소자(220)는 제1 리드 프레임(213)과 와이어(230)를 통해 전기적으로 연결되고 제2 리드 프레임(214)과 직접 접촉하여 전기적으로 연결된다.

몰딩 부재(240)는 발광 소자(220)를 포위하여 보호할 수 있다. 또한, 몰딩 부재(240)는 형광체를 포함하여, 발광 소자(220)에서 방출된 광의 파장을 변화시킬 수 있다.

실시예에 따른 발광 소자 패키지는 복수개가 기판 상에 어레이되며, 발광 소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능하거나 조명 유닛으로 기능할 수 있으며, 예를 들어, 조명시스템은 백라이트 유닛, 조명 유닛, 지시 장치, 램프, 가로등을 포함할 수 있다.

도 10은 실시예에 따른 조명 유닛(300)의 사시도이다. 다만, 도 10의 조명 유닛(300)은 조명 시스템의 한 예이며, 이에 한정되는 것은 아니다.

실시예에서 조명 유닛(300)은 케이스 몸체(310)와, 케이스 몸체(310)에 설치되며 외부 전원으로부터 전원을 제공받는 연결 단자(320)와, 케이스 몸체(310)에 설치된 발광 모듈부(330)를 포함할 수 있다.

케이스 몸체(310)는 방열 특성이 양호한 재질로 형성되며, 금속 또는 수지로 형성될 수 있다.

발광 모듈부(330)는 기판(332)과, 기판(332)에 탑재되는 적어도 하나의 발광소자 패키지(200)를 포함할 수 있다.

기판(332)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(metal Core) PCB, 연성(flexible) PCB, 세라믹 PCB 등을 포함할 수 있다.

또한, 기판(332)은 빛을 효율적으로 반사하는 재질로 형성되거나, 표면이 빛이 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등으로 형성될 수 있다.

기판(332) 상에는 적어도 하나의 발광 소자 패키지(200)가 탑재될 수 있다. 발광 소자 패키지(200) 각각은 적어도 하나의 발광 소자(220) 예를 들면 발광 다이오드(LED)를 포함할 수 있다. 발광 다이오드는 적색, 녹색, 청색 또는 백색의 유색 빛을 각각 발광하는 유색 발광 다이오드 및 자외선(UV, UltraViolet)을 발광하는 UV 발광 다이오드를 포함할 수 있다.

발광 모듈부(330)는 색감 및 휘도를 얻기 위해 다양한 발광 소자 패키지(200)의 조합을 가지도록 배치될 수 있다. 예를 들어, 고 연색성(CRI)을 확보하기 위해 백색 발광 다이오드, 적색 발광 다이오드 및 녹색 발광 다이오드를 조합하여 배치할 수 있다.

연결 단자(320)는 발광 모듈부(330)와 전기적으로 연결되어 전원을 공급할 수 있다. 실시예에서 연결 단자(320)는 소켓 방식으로 외부 전원에 돌려 끼워져 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 연결 단자(320)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있다.

도 11은 실시예에 따른 백라이트 유닛(400)의 분해 사시도이다. 다만, 도 11의 백라이트 유닛(400)은 조명 시스템의 한 예이며, 이에 대해 한정하지는 않는다.

실시예에 따른 백라이트 유닛(400)은 도광판(410)과, 도광판(410) 아래의 반사 부재(420)와, 바텀 커버(430)와, 도광판(410)에 빛을 제공하는 발광 모듈부(440)를 포함한다. 바텀 커버(430)는 도광판(410), 반사 부재(420) 및 발광 모듈부(440)를 수납한다.

도광판(410)은 빛을 확산시켜 면광원화 시키는 역할을 한다. 도광판(410)은 투명한 재질로 이루어지며, 예를 들어, PMMA(polymethyl methacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC(cycloolefin copolymer) 및 PEN(polyethylene naphthalate) 수지 중 하나를 포함할 수 있다.

발광 모듈부(440)는 도광판(410)의 적어도 일 측면에 빛을 제공하며, 궁극적으로는 백라이트 유닛이 설치되는 디스플레이 장치의 광원으로써 작용하게 된다.

발광 모듈부(440)은 도광판(410)과 접할 수 있으나 이에 한정되지 않는다. 구체적으로, 발광 모듈부(440)는 기판(442)과, 기판(442)에 탑재된 다수의 발광 소자 패키지(200)를 포함한다. 기판(442)은 도광판(410)과 접할 수 있으나 이에 한정되지 않는다.

기판(442)은 회로 패턴(미도시)을 포함하는 PCB일 수 있다. 다만, 기판(442)은 일반 PCB 뿐 아니라, 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성(flexible) PCB 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다.

그리고, 다수의 발광 소자 패키지(200)는 기판(442) 상에 빛이 방출되는 발광면이 도광판(410)과 소정 거리 이격되도록 탑재될 수 있다.

도광판(410) 아래에는 반사 부재(420)가 형성될 수 있다. 반사 부재(420)는 도광판(410)의 하면으로 입사된 빛을 반사시켜 위로 향하게 함으로써, 백라이트 유닛의 휘도를 향상시킬 수 있다. 반사 부재(420)는 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.

바텀 커버(430)는 도광판(410), 발광 모듈부(440) 및 반사 부재(420) 등을 수납할 수 있다. 이를 위해, 바텀 커버(430)는 상면이 개구된 박스(box) 형상으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.

바텀 커버(430)는 금속 또는 수지로 형성될 수 있으며, 프레스 성형 또는 압 성형 등의 공정을 이용하여 제조될 수 있다.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

5, 10: 실리콘 기판 20: 버퍼층
22: 하부 버퍼층 24: 전이층
26: 상부 버퍼층 30: 보이드 형성층
32: 제1 중간층 34: 제2 중간층
36: 보이드 40: 소자층
60: 도전형 지지 기판 62: 제1 전극층
64: 절연층 66: 전극 패드
68: 보호층 69: 러프니스 구조
72: 제1 도전형 반도체층 74: 활성층
76: 제2 도전형 반도체층 100A, 100B, 100C: 반도체 소자
200: 발광 소자 패키지 205: 패키지 몸체부
213, 214: 리드 프레임 220: 발광 소자
230: 와이어 240: 몰딩 부재
300: 조명 유닛 310: 케이스 몸체
320: 연결 단자 330, 440: 발광 모듈부
332, 442: 기판 400: 백라이트 유닛
410: 도광판 420: 반사 부재
430: 바텀 커버
440: 발광 모듈부

Claims

기판;
상기 기판 상에 버퍼층;
상기 버퍼층 상에 배치되는 소자층; 및
상기 버퍼층과 상기 소자층 사이에 아일랜드 형태로 배치되며, 보이드를 형성하는 보이드 형성층을 포함하고,
상기 버퍼층은
상기 기판 상에 배치된 하부 버퍼층;
상기 하부 버퍼층 상에 배치된 전이층; 및
상기 전이층 상에 배치된 상부 버퍼층을 포함하고,
상기 보이드는 상기 보이드 형성층 사이에 배치되고,
상기 보이드는 상기 상부 버퍼층의 두께와 반비례하는 밀도를 갖고
상기 보이드 형성층 간의 이격거리는 상기 상부 버퍼층의 두께와 비례하는 1㎛ 내지 3㎛의 크기를 갖는 반도체 소자.
삭제
제1 항에 있어서, 상기 상부 버퍼층은 비정질 물질을 포함하고, 상기 상부 버퍼층은 1 ㎚ 내지 10 ㎚의 두께를 갖는 반도체 소자.
삭제
삭제
제1 항에 있어서, 상기 보이드 형성층은 랜덤하게 배치되고, 6각형 평면 형상을 갖는 반도체 소자.
삭제
제1 항에 있어서, 상기 보이드 형성층은
상기 버퍼층 상에 아일랜드 형태로 배치된 제1 중간층; 및
상기 제1 중간층 위에 배치된 제2 중간층을 포함하고,
상기 제2 중간층은 비정질 물질 또는 반도체 화합물을 포함하는 반도체 소자.
삭제
제8 항에 있어서, 상기 제1 중간층은 500 ㎚ 내지 1 ㎛의 두께를 갖는 반도체 소자.
삭제
제1 항에 있어서, 상기 소자층은
상기 보이드 형성층 상에 배치된 채널층;
상기 채널층 상에 배치되고, 상기 채널층과 헤테로 접합하는 접합층;
상기 채널층 상에 배치되고, 상기 접합층의 양측에 각각 배치된 제1 및 제2 반도체층;
상기 접합층 상에 배치된 게이트; 및
상기 제1 및 제2 반도체층 상에 각각 배치된 소스 및 드레인 콘택을 포함하는 반도체 소자.
도전형 지지 기판;
상기 도전형 지지 기판 상에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물;
제1 전극층;
상기 발광 구조물과 상기 제1 전극층 사이에 형성되고, 상기 제1 도전형 반도체층과 접하는 제2 전극층;
상기 제1 전극층과 상기 제2 전극층 사이에 형성되는 절연층;
상기 발광 구조물 상에 배치되며, 보이드를 갖는 보이드 형성층; 및
상기 보이드 형성층 상에 배치된 버퍼층을 포함하고,
상기 제1 전극층은 상기 제2 전극층, 상기 제1 도전형 반도체층 및 상기 활성층을 관통하여 상기 제2 도전형 반도체층에 접하고,
상기 버퍼층은 상부에 러프니스 구조를 갖고,
상기 버퍼층은
상기 보이드 형성층 상에 배치된 상부 버퍼층;
상기 상부 버퍼층 상에 배치된 전이층; 및
상기 전이층 상에 배치된 하부 버퍼층을 포함하고,
상기 보이드는 상기 상부 버퍼층의 두께와 반비례하는 밀도를 갖고
상기 보이드 형성층 간의 이격거리는 상기 상부 버퍼층의 두께와 비례하는 1㎛ 내지 3㎛의 크기를 갖는 반도체 소자.
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