KR20160043751A - 발광소자 및 조명시스템 - Google Patents
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Abstract
실시예에 따른 발광소자는 기판; 상기 기판 상에 배치된 버퍼층; 상기 버퍼층 상에 배치된 제 1 슈퍼래티스 구조를 포함하는 전위 제어층; 상기 전위 제어층 상에 배치된 제 1 도전형 반도체층; 상기 제 1 도전형 반도체층 중간에 개재되고, 제 2 슈퍼래티스 구조를 포함하는 전자 냉각층; 상기 제 1 도전형 반도체층 상에 배치된 전류 확산층; 상기 전류 확산층 상에 배치된 활성층; 상기 활성층 상에 배치된 전자 차단층; 및 상기 전자 차단층 상에 배치된 제 2 도전형 반도체층; 을 포함하는 것을 특징으로 한다.
Description
실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 관한 것이다.
발광소자(Light Emitting Device)는 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로서, 주기율표상에서 Ⅲ족과 Ⅴ족 등의 화합물 반도체로 생성될 수 있고 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.
발광소자는 순방향전압 인가 시 n층의 전자(electron)와 p층의 정공(hole)이 결합하여 전도대(Conduction band)와 가전대(Valance band)의 밴드갭 에너지에 해당하는 만큼의 에너지를 발산하는데, 이 에너지는 주로 열이나 빛의 형태로 방출되며, 빛의 형태로 발산되면 발광소자가 된다.
예를 들어, 질화물 반도체는 높은 열적 안정성과 폭넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자 등은 상용화되어 널리 사용되고 있다.
최근 고효율 LED 수요가 증가함에 광도 개선이 이슈가 되고 있다.
발광소자의 광도를 개선하는 방법으로 활성층에 캐리어 집중시키는 것이 중요하다. 모빌리티가 높은 전자를 활성층 내에 트랩하기 위해 에너지 준위가 높은 전자차단층(EBL)을 도입하는 기술이 제안되었다.
그런데, 전자차단층(EBL)은 모빌리티가 낮은 정공이 활성층에 주입되는 것을 방해하는 문제점이 있다.
실시예는 광도를 향상시킬 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공하고자 한다.
실시예에 따른 발광소자는 기판; 상기 기판 상에 배치된 버퍼층; 상기 버퍼층 상에 배치된 제 1 슈퍼래티스 구조를 포함하는 전위 제어층; 상기 전위 제어층 상에 배치된 제 1 도전형 반도체층; 상기 제 1 도전형 반도체층 중간에 개재되고, 제 2 슈퍼래티스 구조를 포함하는 전자 냉각층; 상기 제 1 도전형 반도체층 상에 배치된 전류 확산층; 상기 전류 확산층 상에 배치된 활성층; 상기 활성층 상에 배치된 제 3 슈퍼래티스 구조를 포함하는 전자 차단층; 및 상기 전자 차단층 상에 배치된 제 2 도전형 반도체층; 을 포함하는 것을 특징으로 한다.
다른 측면에서 실시예에 따른 발광소자는 제 1 도전형 반도체층; 상기 제 1 도전형 반도체층 중간에 삽입된 전자 냉각층; 상기 제 1 도전형 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 전자 차단층; 상기 전자 차단층 상에 배치된 제 2 도전형 반도체층;을 포함하고, 상기 전자 냉각층은 베리어층과 웰층을 포함하는 슈퍼래티스 구조를 가지며, 상기 전자 냉각층의 베리어층의 에너지 밴드 갭은 상기 전자 차단층의 에너지 밴드 갭 보다 큰 것을 특징으로 한다.
또한, 실시예에 따른 조명시스템은 상기 발광소자를 구비하는 발광모듈을 포함할 수 있다.
실시예의 발광소자는 버퍼층과 제 1 슈퍼래티스로 기판과 발광구조물의 격자 상수 차이를 감소시켜 전위 발생을 억제 및 차단하여 발광구조물의 결정 품질을 향상시킬 수 있는 장점이 있다.
그리고, 실시예에 따른 발광소자는 전자 냉각층으로 전자를 활성층에 트랩시킬 수 있고, 전자 차단층의 Al 조성을 낮출 수 있어 정공 주입 효율을 향상시킬 수 있다.
또한, 전자 냉각층과 전류 확산층은 활성층 전반에 걸쳐 전류를 주입할 수 있는 장점이 있다.
이러한 효과들로 인하여 내부 양자 효율이 증가해 발광효율이 향상될 수 있는 장점이 있다.
즉, 실시예에 의하면 양자구속효과의 개선, 발광효율의 개선 및 소자신뢰성 개선할 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공할 수 있다.
도 1은 실시예에 따른 발광소자의 단면도다.
도 2는 실시예에 따른 발광구조물의 에너지 밴드 다이어그램이다.
도 3은 제 1 내지 제 3 슈퍼래티스 구조를 포함하지 않는 기존 발광소자의 전자 정공 결합율에 대한 그래프다.
도 4는 제 1 내지 제 3 슈퍼래티스 구조를 포함하는 실시예의 발광소자의 전자 정공 결합율에 대한 그래프다.
도 5는 기존 발광소자와 실시예의 발광소자의 발광효율을 비교한 그래프이다.
도 6 내지 도 11은 실시예에 따른 발광소자를 제조하는 방법을 나타낸다.
도 2는 실시예에 따른 발광구조물의 에너지 밴드 다이어그램이다.
도 3은 제 1 내지 제 3 슈퍼래티스 구조를 포함하지 않는 기존 발광소자의 전자 정공 결합율에 대한 그래프다.
도 4는 제 1 내지 제 3 슈퍼래티스 구조를 포함하는 실시예의 발광소자의 전자 정공 결합율에 대한 그래프다.
도 5는 기존 발광소자와 실시예의 발광소자의 발광효율을 비교한 그래프이다.
도 6 내지 도 11은 실시예에 따른 발광소자를 제조하는 방법을 나타낸다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
실시예의 설명에 있어서, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1은 실시예에 따른 발광소자의 단면도다.
도 1을 참조하면, 실시예에 따른 발광소자(100)는 기판(110), 기판(110) 상에 제 1 버퍼층(120), 제 1 버퍼층(120) 상에 제 2 버퍼층(130), 제 2 버퍼층(130) 상에 전위 차단층(140), 전위 차단층(140) 상에 발광구조물(150) 및 발광구조물(150) 상에 제 1 전극(191)과 제 2 전극(192)을 포함할 수 있다.
그리고, 실시예에 따른 발광구조물(150)은 전위 차단층(140) 상에 제 1 도전형 반도체층(153), 제 1 도전형 반도체층(153) 사이에 전자 냉각층(160), 제 1 도전형 반도체층(153) 상에 전류 확산층(170), 전류 확산층(170) 상에 활성층(154), 활성층(154) 상에 전자 차단층(180) 및 전자 차단층(180) 상에 제 2 도전형 반도체층(155)을 포함할 수 있다.
도 2는 실시예에 따른 발광구조물의 에너지 밴드 다이어그램이다.
이하에서는 도 1과 2를 함께 참조하여, 실시예에 따른 발광소자의 각 구성을 상세히 설명한다.
실시예에서, 기판(110)은 열전도성이 뛰어난 물질로, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어, 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 기판(110)은 PSS(Patterned Sapphire Substrate) 구조를 포함할 수 있다.
이러한 기판(110) 상에 발광구조물(150)을 바로 성장시키면, 기판(110)과 발광구조물(150)의 격자 부정합 차이와, 열팽창 계수 차이에 의하여 전위(dislocation)이 과다하게 발생할 수 있다. 특히, 기판(110)이 실리콘을 포함하는 경우, 격자 상수차이는 더욱 커질 수 있다.
이러한 문제를 해결하기 위하여, 실시예는 기판(110) 상에 제 1 버퍼층(120)과 제 2 버퍼층(130)을 배치할 수 있다.
제 1 버퍼층(120)은 발광구조물(150)의 재료와 기판(110)의 격자 부정합을 완화시켜 줄 수 있는 물질로, 제 1 버퍼층(120)의 재료는 3족-5족 화합물 반도체로, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있다. 실시예에서, 제 1 버퍼층(120)은 기판(110)과의 격자 상수 차이가 적은 AlN을 포함할 수 있다.
그리고, 이러한 제 1 버퍼층(120) 상에는 제 2 버퍼층(130)을 배치할 수 있다.
제 2 버퍼층(130)은 AlaGa1-aN (0≤a≤1)을 포함할 수 있다. 제 2 버퍼층(130)의 Al 조성비가 하부에서 상부로 갈수록 감소할 경우, 기판(110)과 발광구조물(150) 사이의 격자 상수 차이를 서서히 감소시켜, 전위 발생과 전파를 억제할 수 있다.
제 1 버퍼층(120)과 제 2 버퍼층(130)이 배치된다 하더라도, 기판(110)과 버퍼층 사이에 이미 발생되어 전파되는 전위를 억제할 수 없다. 따라서, 실시예는 제 2 버퍼층(130) 상에 전위 차단층(140)을 배치할 수 있다.
실시예에서, 전위 차단층(140)은 제 1 슈퍼래티스 구조를 포함할 수 있다. 제 1 슈퍼래티스 구조는 적어도 둘 이상의 제 1 베리어층과 제 1 웰층이 반복 적층된 구조일 수 있다. 그리고, 제 1 베리어층/제 1 웰층은 AlGaN/GaN 또는 AlGaN/InGaN일 수 있다. 이러한 전위 차단층(140)은 기판(110)에서 발생된 전위가 발광구조물(150)로 전파되는 것을 차단할 수 있다.
그리고, 전위 차단층(140) 상에는 발광구조물(150)의 제 1 도전형 반도체층(153)을 배치할 수 있다.
실시예에서, 제 1 도전형 반도체층(153)은 3족-5족, 2족-6족 등의 원소를 포함하는 질화물 반도체를 포함할 수 있다. 그리고, 제 1 도전형 반도체층(153)은 제 1 도전형 도펀트를 포함할 수 있다. 제 1 도전형 반도체층(153)이 n형 반도체층인 경우, 1도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나, 이에 한정되지 않는다.
구체적으로, 제 1 도전형 반도체층(153)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제 1 도전형 반도체층(153)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN,AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 포함하도록 구성할 수 있다.
제 1 도전형 반도체층(153) 상에는 활성층(154)을 배치할 수 있다.
활성층(154)은 제 1 도전형 반도체층(153)을 통해서 주입되는 전자와 이후 형성되는 제 2 도전형 반도체층(155)을 통해서 주입되는 정공이 서로 만나서 활성층(154)(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 광자를 방출하는 층이다.
실시예에서, 활성층(154)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나일 수 있다. 그리고, 활성층(154)의 양자우물/양자벽은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조일 수 있으나, 이에 한정되지 않는다. 양자우물은 양자벽의 밴드 갭보다 낮은 밴드 갭을 갖는 물질일 수 있다.
그리고, 활성층(154) 상에는 제 2 도전형 반도체층(155)이 배치될 수 있다.
실시예에서, 제 2 도전형 반도체층(155)은 3족-5족, 2족-6족 등의 원소를 포함하는 질화물 반도체로 구현할 수 있으며, 제 2 도전형 도펀트를 포함할 수 있다. 구체적으로, 제 2 도전형 반도체층(155)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제 2 도전형 반도체층(155)이 p형 반도체층인 경우, 제 2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
실시예에서, 제 1 도전형 반도체층(153)은 p형 반도체층, 제 2 도전형 반도체층(155)은 n형 반도체층으로 구현할 수 있으나 이에 한정되지 않는다. 또한 제 2 도전형 반도체층(155) 위에는 제 2 도전형과 반대의 극성을 갖는 반도체 예컨대 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광구조물(150)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
한편, 전자는 모빌리티가 크기 때문에, 제 1 도전형 반도체층(153)에서 발생된 전자가 활성층(154)에서 전공과 결합되지 못하고 활성층(154)을 통과하여 오버플로우 되는 문제가 발생할 수 있다.
이를 방지하기 위하여, 활성층(154)과 제 2 도전형 반도체층(155) 사이에는 전자 차단층(180)을 배치할 수 있다.
실시예에서, 전자 차단층(180)은 AlbGa1-bN (0≤b≤1)를 포함할 수 있다. 이때, 전자 차단층(180)은 Al 조성을 높여 에너지 밴드 갭을 높임으로써, 활성층(154)을 통과하는 전자를 효과적으로 차단할 수 있다. 그런데, 전자 차단층(180)의 Al 조성을 너무 크게 할 경우, 제 2 도전형 반도체층(155)에서 발생된 전공이 전자 차단층(180)에 의해 활성층(154)으로 주입되기 어려워질 수 있다. 즉, 전자 차단층(180)에서의 Al 조성에 따라, 전자 트랩 효율과 전공의 주입 효율이 상충관계에 있어, 발광효율을 높이기 어려운 점이 있다.
실시예는 전공의 주입 효율을 높이면서도 전자 트랩 효율을 향상시킬 수 있는 발광소자(100)를 제안하고자 한다.
전자가 활성층(154)을 통과하는 오버플로우 현상은 전자의 에너지가 높기 때문이다. 실시예는, 활성층(154)에 전자가 공급되기 전에 전자의 에너지를 낮춤으로써, 전자 트랩 효율을 향상시킬 수 있다.
이를 위해, 실시예는 제 1 도전형 반도체층(153)의 중간에 전자 냉각층(160)을 배치할 수 있다. 구체적으로, 제 1 도전형 반도체층(153)에 배치된 제 1 전극(191) 보다 활성층(154)에 가깝게 배치할 수 있다. 좀더 구체적으로, 수직 방향에서 보았을 때, 전자 냉각층(160)은 활성층(154)의 높이와 제 1 전극(191)의 높이 사이에 배치된 제 1 도전형 반도체층(153)에 개재될 수 있다. 이러한 구조를 통해, 제 1 전극(191)에서 공급되는 전류는 전자 냉각층(160)을 통해서만 활성층(154)에 도달할 수 있다.
이러한 전자 냉각층(160)은 제 2 슈퍼래티스 구조를 포함할 수 있다.
제 2 슈퍼래티스 구조는 적어도 둘 이상의 제 2 베리어층과 제 2 웰층이 반복 적층된 구조일 수 있다.
실시예에서, 제 2 베리어층은 AlCGa1-CN (0≤C≤1)를 포함할 수 있다. 그리고, 제 2 웰층은 InDGa1-DN(0≤D≤1)을 포함할 수 있다. 구체적으로, 실시예에서 제 2 베리어층/제 2 웰층은 AlGaN/GaN 또는 AlGaN/InGaN 일 수 있다.
제 2 베리어층은 에너지 밴드 갭이 크기 때문에, 이를 통과하는 전자는 내재된 에너지가 소모되는 전자 냉각 현상이 일어날 수 있다. 그리고, 활성층(154) 부근에서 냉각된 전자는 이동성이 감소되어 활성층(154)에 트랩될 수 있다. 따라서, 활성층(154) 상에 전자 차단층(180)을 배치하지 아니하여도 무방할 수 있다. 다만, 그럼에도 불구하고 오버플로우 되는 전자를 방지하기 위하여, 실시예는, 낮은 Al 조성을 갖는 전자 차단층(180)을 배치할 수 있다. 낮은 Al 조성을 갖는 전자 차단층(180)은 정공 흐름을 덜 방해하여 정공 주입 효율을 향상시킬 수 있다.
좀더 구체적으로, 실시예에서, 전자 차단층(180)의 Al 조성은 제 2 베리어층의 Al 조성 보다 낮을 수 있다. 즉, 높은 컨덕션 에너지를 갖는 제 2 베리어층을 통과한 전자는 충분히 냉각되었기 때문에, 제 2 베리어층 보다 낮은 Al 조성을 갖는 전자 차단층(180)을 배치하여도 전자의 오버 플로우를 충분히 억제할 수 있다. 구체적으로, 전자 차단층(180)과 제 2 베리어층의 Al 조성 차이는 2~10% 사이일 수 있다. Al 조성 차이가 2% 미만일 경우, 전자 오버 플로우를 막기 위한 전자 차단층(180)과 제 2 베리어층의 Al 조성이 커져서 정공 주입이 어려워질 수 이다. 그리고, Al 조성이 차이가 10% 초과할 경우, 전자 차단층(180)의 에너지 밴드 갭이 좁아져서 전자 차단 효과가 미비할 수 있다.
실시예에서, 전자 냉각층(160)의 제 2 베리어층의 Al 조성은 15~18%일 수 있다. 제 2 베리어층의 Al 조성이 15% 미만일 경우, 전자 냉각효과가 미비할 수 있다. 반대로, 제 2 베리어층의 Al 조성이 18% 초과할 경우, 전자 주입 효과가 감소할 수 있다.
실시예에서, 제 2 베리어층과, 제 2 웰층의 두께 비율은 1:1일 수 다. 그리고, 제 2 베리어층의 두께는 1~3nm 사이일 수 있다. 제 2 베리어층의 두께가 3m를 초과할 경우, 전자 냉각층(160)의 두께가 커져 전자 주입효율이 감소할 수 있다. 그리고 제 2 베리어층의 두께가 1nm 미만일 경우, 전자 냉각 효과가 감소할 수 있다.
한편, 실시예에서, 제 2 슈퍼래티스 구조는 제 2 베리어층과 제 2 웰층이 10~20 페어로 형성될 수 있다. 제 2 슈퍼래티스 구조가 10 페어 미만으로 형성될 경우, 전자 냉각 효과가 감소할 수 있다. 제 2 슈퍼래티스 구조가 20페어를 초과할 경우, 전자 냉각층(160)의 두께가 커져 전자 주입 효율이 감소할 수 있다.
전자 냉각층(160)이 전자 에너지를 감소시키기 때문에, 전자 냉각층(160)은 전자의 이동을 방해하는 효과도 있다. 따라서, 전자 냉각층(160)은 전류를 스프레딩할 수 있는 효과도 있다.
이러한 전자 냉각층(160) 상에는 다시 제 1 도전형 반도체층(153)을 배치할 수 있으나, 이에 한정하지는 않는다. 즉, 전자 냉각층(160) 상에는 바로 활성층(154)이 배치될 수도 있다.
다만, 전류 스프레딩 효과 개선을 위해, 전자 냉각층(160)과 활성층(154) 사이에 전류 확산층(170)을 더 배치할 수 있다.
실시예에서, 전류 확산층(170)은 제 3 슈퍼래티스 구조를 포함할 수 있다.
제 3 슈퍼래티스 구조는 적어도 둘 이상의 제 3 베리어층과 제 3 웰층이 반복 적층된 구조일 수 있다.
실시예에서, 제 3 베리어층/제 3 웰층은 GaN/InGaN 일 수 있다. 즉, 제 3 슈퍼래티스 구조의 에너지 밴드 갭은 제 2 슈퍼래티스의 에너지 밴드 갭 보다 작을 수 있다. 좀더 구체적으로, 제 3 베리어층의 에너지 밴드 갭은 제 2 베리어층의 에너지 밴드 갭 보다 작을 수 있고, 제 3 웰층의 에너지 밴드 갭은 제 2 웰층의 에너지 밴드 갭 보다 작을 수 있다.
이러한 제 3 슈퍼래티스 구조를 포함하는 전류 확산층(170)은 활성층(154)과 발광구조물(150) 사이의 격자 상수 차이를 줄여서 활성층(154)이 받는 스트레인을 감소시킬 수 있다. 또한, 압전 분극(Piezoelectric Field) 을 줄일 수 있고 전류를 스프레딩시킬 수 있어 발광효율을 향상시킬 수 있다.
한편, 제 2 도전형 반도체층(155) 상에는 제 2 전극(192)을 배치할 수 있다. 그리고, 활성층(154)으로부터 노출된 제 1 도전형 반도체층(153) 상에는 제 1 전극(191)을 배치할 수 있다.
정리하면, 실시예의 발광소자(100)는 제 1 버퍼층(120)과 제 2 버퍼층(130)으로 전위 발생을 억제하고, 전위 차단층(140)으로 이미 발생된 전위의 전파를 차단할 수 있다. 그리고, 제 1 도전형 반도체층(153) 내에 전자 냉각층(160)을 두어 전자의 에너지를 감소시켜 전자 트랩 효율을 높이고, 전류 확산층(170)으로 냉각된 전자를 활성층(154)에 골고루 주입시킬 수 있다. 또한, 전자 냉각층(160)으로 인하여 낮은 Al 조성비를 갖는 전자 차단층(180)을 두어 최소한의 에너지 밴드 갭으로 전자를 트랩시키면서 정공 주입 효율을 향상시킬 수 있다. 이를 통해, 실시예의 발광소자(100)는 발광효율이 크게 향상될 수 있다.
도 3은 제 1 내지 제 3 슈퍼래티스 구조를 포함하지 않는 기존 발광소자(100)의 전자 정공 결합율에 대한 그래프이고, 도 4는 제 1 내지 제 3 슈퍼래티스 구조를 포함하는 실시예의 발광소자(100)의 전자 정공 결합율에 대한 그래프이고, 도 5는 기존 발광소자(100)와 실시예의 발광소자(100)의 발광효율을 비교한 그래프이다.
도 3 과 도 4의 세로축은 전자 정공 결합율을 나타내고, 가로축은 발광소자의 수직 길이를 나타내며, 도 5의 세로축은 발광효율을 나타내고, 가로축은 발광소자의 수직 길이를 나타낸다.
도 3 내지 도 5를 참조하면, 실시예의 발광소자(100)는 활성층(154)에 전자를 효율적으로 트랩 시키면서 정공 주입 효율을 증가시켜 전자와 정공 결합율이 활성층(154) 전반에 걸쳐서 기존 발광소자(100) 보다 크게 향상된 것을 알 수 있다. 그리고, 도 5를 통해, 실시예의 발광소자(100)가 기존 발광소자(100)에 비하여 월등하게 발광효율이 향상된 것을 확인할 수 있다.
도 6 내지 도 11은 실시예에 따른 발광소자(100)를 제조하는 방법을 나타낸다.
이하에서는 도 6 내지 도 11을 참조하여, 실시예의 발광소자(100)를 제조하는 제조방법에 대해 설명한다.
먼저, 도 6과 같이 기판(110)을 준비한다. 기판(110)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판(110) 또는 절연성 기판(110)일수 있다. 예를 들어, 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga203 중 적어도 하나를 포함하도록 형성될 수 있다. 기판(110) 위에는 PSS(Patterned Sapphire Substrate)(미도시)가 형성될 수 있으며, 이에 대해 한정하지는 않는다. 기판(110)에 대해 습식세척을 하여 표면의 불순물을 제거할 수 있다.
도 7과 같이, 발광구조물(150) 형성 전에, 기판(110) 위에는 제 1 버퍼층(120)과 제 2 버퍼층(130)이 순차적으로 형성될 수 있다. 제 1 버퍼층(120)과 제 2 버퍼층(130)은 발광구조물(150)의 재료와 기판(110)의 격자 부정합을 완화시켜 줄 수 있다. 제 1 버퍼층(120)의 재료는 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다.
그리고, 제 2 버퍼층(130)은 언도프드(undoped) AlaGa1-aN (0≤a≤1)을 포함하도록 형성할 수 있다. 제 2 버퍼층(130)의 Al 조성비(a)가 하부에서 상부로 갈수록 감소할 경우, 기판(110)과 발광구조물(150) 사이의 격자 상수 차이를 서서히 감소시켜, 전위 발생을 억제할 수 있다.
도 7을 보면, 제 2 버퍼층(130) 상에는 전위 차단층(140)이 형성될 수 있다.
전위 차단층(140)은 제 1 슈퍼래티스 구조로 형성될 수 있다. 제 1 슈퍼래티스 구조는 적어도 둘 이상의 제 1 베리어층과 제 1 웰층이 반복 적층된 구조일 수 있다. 그리고, 제 1 베리어층/제 1 웰층은 AlGaN/GaN 또는 AlGaN/InGaN 가 반복되도록 형성될 수 있다.
전위 차단층(140)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 GaN층으로 형성될 수 있다. 이때, 공정이 이루어지는 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3) 및 질소 가스(N2)가 주입되어 형성될 수 있다.
이후, 도 8과 같이, 이러한 전위 차단층(140) 상에는 제 1 도전형 반도체층(153)이 형성될 수 있다. 그리고, 제 1 도전형 반도체층(153)은 성장 중간에 전자 냉각층(160)이 성장된 후 다시 성장될 수 있다.
구체적으로, 제 1 도전형 반도체층(153)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제 1 도전형 반도체층(153)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN,AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다. 제 1 도전형 반도체층(153)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 GaN층으로 형성될 수 있다. 이때, 공정이 이루어지는 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 실리콘(Si)와 같은 n 형 불순물을 포함하는 실란 가스(SiH4)가 주입되어 형성될 수 있다.
다음으로, 도 8을 보면, 제 1 도전형 반도체층(153) 성장 중간에 전자 냉각층(160)이 형성될 수 있다.
전자 냉각층(160)은 제 2 슈퍼래티스 구조를 포함하도록 형성될 수 있다. 제 2 슈퍼래티스 구조는 적어도 둘 이상의 제 2 베리어층과 제 2 웰층이 반복 적층된 구조로 형성될 수 있다. 실시예에서, 제 2 베리어층은 AlCGa1-CN (0≤C≤1)를 포함할 수 있다. 그리고, 제 2 웰층은 InDGa1-DN(0≤D≤1)을 포함할 수 있다. 구체적으로, 실시예에서 제 2 베리어층/제 2 웰층은 AlGaN/GaN 또는 AlGaN/InGaN 일 수 있다.
이러한 전자 냉각층(160)은 전자 에너지를 감소시켜 전자 트랩 효율을 향상시킬 수 있으며, 전자 냉각층(160)은 전자의 이동을 방해하여 전류를 스프레딩할 수도 있다.
도 9와 같이, 전자 냉각층(160) 상에 제 1 도전형 반도체층(153)이 다시 형성된 후 제 1 도전형 반도체층(153) 상에는 전류 확산층(170)이 형성될 수 있다.
실시예에서, 전류 확산층(170)은 제 3 슈퍼래티스 구조를 포함하도록 형성될 수 있다. 그리고, 제 3 슈퍼래티스 구조는 적어도 둘 이상의 제 3 베리어층과 제 3 웰층이 반복 적층된 구조일 수 있다. 실시예에서, 제 3 베리어층/제 3 웰층은 GaN/InGaN 일 수 있다.
전류 확산층(170)은 활성층(154)과 발광구조물(150) 사이의 격자 상수 차이를 줄여서 활성층(154)이 받는 스트레인을 감소시킬 수 있다. 또한, 압전 분극(Piezoelectric Field) 을 줄일 수 있고 전류를 스프레딩시킬 수 있어 발광효율을 향상시킬 수 있다.
다음으로, 도 10과 같이, 제 1 도전형 반도체층(153) 상에는 활성층(154)과 전자 차단층(180)과 제 2 도전형 반도체층(155)이 형성될 수 있다.
실시예에서, 활성층(154)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 활성층(154)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자우물구조가 형성될 수 있으나 이에 한정되는 것은 아니다. 활성층(154)의 양자우물/양자벽은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 양자우물은 양자벽의 밴드 갭보다 낮은 밴드 갭을 갖는 물질로 형성될 수 있다.
이후, 활성층(154) 상에는 전자 차단층(180)이 형성될 수 있다.
전자 차단층(180)은 AlbGa1-bN (0≤b≤1)를 포함하도록 형성될 수 있다. 전자 차단층(180)의 Al 조성은 전자 냉각층(160)의 제 2 베리어층의 Al 조성 보다 2~10% 작게 형성될 수 있다. Al 조성 차이가 2% 미만일 경우, 전자 오버 플로우를 막기 위한 전자 차단층(180)과 제 2 베리어층의 Al 조성이 커져서 정공 주입이 어려워질 수 이다. 그리고, Al 조성이 차이가 10% 초과할 경우, 전자 차단층(180)의 에너지 밴드 갭이 좁아져서 전자 차단 효과가 미비할 수 있다.
구체적으로, 실시에에서 전자 차단층(180)의 Al 조성은 8~13% 사이로 형성될 수 있다. 이는, 일반적인 전자 차단층(180)의 Al 조성보다 낮은 수치로, 전자 냉각층(160)으로 인하여 전자를 차단하기 위한 최소 Al 조성으로 전자 차단층(180)이 형성될 수 있는 것이다.
다음으로, 활성층(154) 상에는 제 2 도전형 반도체층(155)을 형성될 수 있다.
제 2 도전형 반도체층(155)은 반도체 화합물로 형성될 수 있다. 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제 2 도전형 도펀트가 도핑될 수 있다.
예를 들어, 제 2 도전형 반도체층(155)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제 2 도전형 반도체층(155)이 p형 반도체층인 경우, 제 2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
이후, 도 11과 같이 제 2 도전형 반도체층(155)에 제 2 전극(192)을 형성하고, 제 2 도전형 반도체층(155), 활성층(154) 및 제 1 도전형 반도체층(153)의 일부를 메사 식각하고 노출된 제 1 도전형 반도체층(153)에 제 1 전극(191)을 형성하므로써, 실시예의 발광소자(100)를 형성할 수 있다.
도 12는 실시예에 따른 발광소자(100)가 적용된 발광소자(100) 패키지를 나타낸 도면이다.
도 12를 참조하면, 실시 예에 따른 발광소자(100) 패키지는 몸체(205)와, 몸체(205)에 배치된 제1 리드전극(213) 및 제2 리드전극(214)과, 몸체(205)에 공되어 제1 리드전극(213) 및 제2 리드전극(214)과 전기적으로 연결되는 발광소자(100)와, 발광소자(100)를 포위하는 몰딩부재(240)를 포함할 수 있다.
몸체(205)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 발광소자(100)의 주위에 경사면이 형성될 수 있다.
제1 리드전극(213) 및 제2 리드전극(214)은 서로 전기적으로 분리되며, 발광소자(100)에 전원을 제공한다. 또한, 제1 리드전극(213) 및 제2 리드전극(214)은 발광소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 발광소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
발광소자(100)는 몸체(205) 위에 배치되거나 제1 리드전극(213) 또는 제2 리드전극(214) 위에 배치될 수 있다.
발광소자(100)는 제1 리드전극(213) 및 제2 리드전극(214)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.
실시예에서 발광소자(100)는 제2 리드전극(214)에 실장되고, 제1 리드전극(213)과 와이어(250)에 의해 연결될 수 있으나, 실시예가 이에 한정되는 것은 아니다.
몰딩부재(240)는 발광소자(100)를 포위하여 발광소자(100)를 보호할 수 있다. 또한, 몰딩부재(240)에는 형광체(232)가 포함되어 발광소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
실시 예에 따른 발광소자(100) 또는 발광소자(100) 패키지는 복수 개가 기판(110) 위에 어레이될 수 있으며, 발광소자(100) 패키지의 광 경로 상에 광학 부재인 렌즈, 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자(100) 패키지, 기판(110), 광학 부재는 라이트 유닛으로 기능할 수 있다. 라이트 유닛은 탑뷰 또는 사이드 뷰 타입으로 구현되어, 휴대 단말기 및 노트북 컴퓨터 등의 표시 장치에 제공되거나, 조명장치 및 지시 장치 등에 다양하게 적용될 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 발광소자(100) 또는 발광소자(100) 패키지를 포함하는 조명 장치로 구현될 수 있다. 예를 들어, 조명 장치는 램프, 가로등, 전광판, 전조등을 포함할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
발광소자(100), 기판(110), 제 1 버퍼층(120), 제 2 버퍼층(130), 전위 제어층, 발광구조물(150), 제 1 도전형 반도체층(153), 전자 냉각층(160), 전류 확산층(170), 활성층(154), 전자 차단층(180), 제 2 도전형 반도체층(155), 제 1 전극(191), 제 2 전극(192)
Claims (12)
- 기판;
상기 기판 상에 배치된 버퍼층;
상기 버퍼층 상에 배치된 제 1 슈퍼래티스 구조를 포함하는 전위 제어층;
상기 전위 제어층 상에 배치된 제 1 도전형 반도체층;
상기 제 1 도전형 반도체층 중간에 개재되고, 제 2 슈퍼래티스 구조를 포함하는 전자 냉각층;
상기 제 1 도전형 반도체층 상에 배치된 전류 확산층;
상기 전류 확산층 상에 배치된 활성층;
상기 활성층 상에 배치된 제 3 슈퍼래티스 구조를 포함하는 전자 차단층; 및
상기 전자 차단층 상에 배치된 제 2 도전형 반도체층; 을 포함하는 발광소자. - 제 1 항에 있어서,
상기 제 1 슈퍼래티스 구조는 AlGaN을 포함하는 제 1 베리어층과, GaN 또는 InGaN을 포함하는 제 1 웰층이 반복 적층된 구조인 발광소자. - 제 1 항에 있어서,
상기 제 2 슈퍼래티스 구조는 AlGaN을 포함하는 제 2 베리어층과, GaN 또는 InGaN을 포함하는 제 2 웰층이 반복 적층된 구조인 발광소자. - 제 3 항에 있어서,
상기 제 2 베리어층의 Al 조성은 15~18% 사이인 발광소자. - 제 3 항에 있어서,
상기 전자 차단층은 AlGaN을 포함하고,
상기 전자 차단층의 Al 조성은 제 2 베리어층의 Al 조성보다 2~10% 낮은 발광소자. - 제 1 항에 있어서,
상기 제 3 슈퍼래티스 구조는 GaN을 포함하는 제 3 베리어층과, InGaN을 포함하는 제 3 웰층이 반복 적층된 구조인 발광소자. - 제 1 항에 있어서,
상기 버퍼층은 AlN을 포함하는 제 1 버퍼층과, AlGaN을 포함하는 제 2 버퍼층을 포함하는 발광소자. - 제 7 항에 있어서,
상기 제 2 버퍼층의 Al 조성은 상기 제 1 도전형 반도체층에 가까워질수록 점차 감소하는 발광소자. - 제 1 항에 있어서,
상기 제 2 도전형 반도체층 상에 배치된 제 2 전극과, 상기 제 1 도전형 반도체층 상에 배치된 제 1 전극을 더 포함하는 발광소자. - 제 9 항에 있어서,
상기 전자 냉각층은 제 1 전극과 활성층 전류 차단층 사이에 배치된 발광소자. - 제 1 도전형 반도체층;
상기 제 1 도전형 반도체층 중간에 삽입된 전자 냉각층;
상기 제 1 도전형 반도체층 상에 배치된 활성층;
상기 활성층 상에 배치된 전자 차단층;
상기 전자 차단층 상에 배치된 제 2 도전형 반도체층;을 포함하고,
상기 전자 냉각층과 상기 전자 차단층은 슈퍼래티스 구조를 가지며, 상기 전자 냉각층의 베리어층의 에너지 밴드 갭은 상기 전자 차단층의 에너지 밴드 갭 보다 큰 발광소자. - 제 1 항 내지 제 7 항 중 어느 하나의 발광소자를 구비하는 발광모듈을 포함하는 조명시스템.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140138353A KR20160043751A (ko) | 2014-10-14 | 2014-10-14 | 발광소자 및 조명시스템 |
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| KR1020140138353A KR20160043751A (ko) | 2014-10-14 | 2014-10-14 | 발광소자 및 조명시스템 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20160043751A true KR20160043751A (ko) | 2016-04-22 |
Family
ID=55918292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020140138353A KR20160043751A (ko) | 2014-10-14 | 2014-10-14 | 발광소자 및 조명시스템 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20160043751A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190118798A (ko) * | 2018-04-11 | 2019-10-21 | 이석헌 | 입체 구조를 가지는 자외선 발광 소자 및 이의 제조방법 |
| KR20210117727A (ko) * | 2020-03-20 | 2021-09-29 | 세종대학교산학협력단 | 스트레인 자체 해소 입체구조를 가지는 고효율 자외선 발광소자 |
-
2014
- 2014-10-14 KR KR1020140138353A patent/KR20160043751A/ko not_active Application Discontinuation
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| KR20210117727A (ko) * | 2020-03-20 | 2021-09-29 | 세종대학교산학협력단 | 스트레인 자체 해소 입체구조를 가지는 고효율 자외선 발광소자 |
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