KR102237123B1 - 발광소자 및 조명시스템 - Google Patents
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Abstract
실시예에 따른 발광소자는 제 1 도전형 반도체층; 상기 제 1 도전형 반도체층 상에 활성층; 상기 활성층 상에 제 2 도전형 반도체층을 포함하고, 상기 제 1 도전형 반도체층은 Al 평균 조성비와 제 1 도전형 도펀트의 도핑농도를 기준으로 제 1 반도체층, 상기 제 1 반도체층 상에 제 2 반도체층 및 제 2 반도체층 상에 제 3 반도체층으로 구분되며, 상기 제 1 반도체층의 Al 평균 조성비 보다 제 2 반도체층의 Al 평균 조성비가 크고, 상기 제 2 반도체층의 Al 평균 조성비 보다 제 3 반도체층의 Al 평균 조성비가 크며, 상기 제 2 반도체층에서 제 1도전형 도펀트의 도핑농도는 피크치를 갖는 것을 특징으로 한다.
실시예에 따른 발광구조물을 포함하는 발광소자는 캐리어 주입이 향상 및 결정품질 개선으로 동작전압이 감소할 수 있고, 발광효율저하(efficiency droop)를 개선할 수 있으며, 발광구조물의 일부를 고속 성장하여 생산성이 향상될 수 있다.
실시예에 따른 발광구조물을 포함하는 발광소자는 캐리어 주입이 향상 및 결정품질 개선으로 동작전압이 감소할 수 있고, 발광효율저하(efficiency droop)를 개선할 수 있으며, 발광구조물의 일부를 고속 성장하여 생산성이 향상될 수 있다.
Description
실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 관한 것이다.
발광소자(Light Emitting Device)는 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로서, 주기율표상에서 Ⅲ족과 Ⅴ족 등의 화합물 반도체로 생성될 수 있고 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.
발광소자는 순방향전압 인가 시 n층의 전자(electron)와 p층의 정공(hole)이 결합하여 전도대(Conduction band)와 가전대(Valance band)의 밴드갭 에너지에 해당하는 만큼의 에너지를 발산하는데, 이 에너지는 주로 열이나 빛의 형태로 방출되며, 빛의 형태로 발산되면 발광소자가 된다.
예를 들어, 질화물 반도체는 높은 열적 안정성과 폭넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자 등은 상용화되어 널리 사용되고 있다.
그리고, 수요 증대로 인하여 발광소자의 생산성 향상에 연구 초점이 맞추어 지고 있으며, 발광효율을 향상시키고 동작전압을 낮추는 개선방향이 요구되고 있다.
실시예는 발광효율이 향상된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공하고자 한다.
실시예에 따른 발광소자는 제 1 도전형 반도체층; 상기 제 1 도전형 반도체층 상에 활성층; 상기 활성층 상에 제 2 도전형 반도체층을 포함하고, 상기 제 1 도전형 반도체층은 Al 평균 조성비와 제 1 도전형 도펀트의 도핑농도를 기준으로 제 1 반도체층, 상기 제 1 반도체층 상에 제 2 반도체층 및 제 2 반도체층 상에 제 3 반도체층으로 구분되며, 상기 제 1 반도체층의 Al 평균 조성비 보다 제 2 반도체층의 Al 평균 조성비가 크고, 상기 제 2 반도체층의 Al 평균 조성비 보다 제 3 반도체층의 Al 평균 조성비가 크며, 상기 제 2 반도체층에서 제 1도전형 도펀트의 도핑농도는 피크치를 갖는 것을 특징으로 한다.
또한, 실시예에 따른 조명시스템은 상기 발광소자를 구비하는 발광모듈을 포함할 수 있다.
실시예에 따른 발광구조물을 포함하는 발광소자는 캐리어 주입이 향상 및 결정품질 개선으로 동작전압이 감소할 수 있고, 발광효율저하(efficiency droop)를 개선할 수 있으며, 발광구조물의 일부를 고속 성장하여 생산성이 향상될 수 있다.
도 1은 실시예에 따른 발광구조물의 단면도이다.
도 2는 실시예에 따른 제 1 도전형 반도체층의 알루미늄과 제 1 도전형 도펀트의 농도를 나타낸다.
도 3은 제 1 실시예에 따른 발광소자의 단면도다.
도 4는 제 2 실시예에 따른 발광소자의 단면도다.
도 5는 실시예에 따른 발광구조물의 포함 유무에 따른 발광소자의 동작전압을 비교한 그래프다.
도 6은 실시예에 따른 발광구조물 포함 유무에 따른 발광소자의 V-I 그래프이다.
도 7 내지 도 10은 실시예에 따른 발광소자 제조방법을 나타낸다.
도 11은 제 1 실시예에 따른 발광소자가 적용된 발광소자 패키지를 나타낸 도면이다.
도 2는 실시예에 따른 제 1 도전형 반도체층의 알루미늄과 제 1 도전형 도펀트의 농도를 나타낸다.
도 3은 제 1 실시예에 따른 발광소자의 단면도다.
도 4는 제 2 실시예에 따른 발광소자의 단면도다.
도 5는 실시예에 따른 발광구조물의 포함 유무에 따른 발광소자의 동작전압을 비교한 그래프다.
도 6은 실시예에 따른 발광구조물 포함 유무에 따른 발광소자의 V-I 그래프이다.
도 7 내지 도 10은 실시예에 따른 발광소자 제조방법을 나타낸다.
도 11은 제 1 실시예에 따른 발광소자가 적용된 발광소자 패키지를 나타낸 도면이다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도 1은 실시예에 따른 발광구조물(100)의 단면도이다.
도 1을 참조하면, 실시예에 따른 발광구조물(100)은 제 1 도전형 반도체층(110)과, 상기 제 1 도전형 반도체층(110) 상에 활성층(120)과, 상기 활성층(120) 상에 제 2 도전형 반도체층(130)을 포함할 수 있다. 그리고, 상기 제 1 도전형 반도체층(110)은 제 1 반도체층(111), 제 2 반도체층(113) 및 제 3 반도체층(115)을 포함할 수 있다.
먼저, 상기 제 1 도전형 반도체층(110)은 3족-5족, 2족-6족 등의 화합물 반도체일 수 있다. 상기 제 1 도전형 반도체층(110)에는 제 1 도전형 도펀트를 포함할 수 있다. 상기 제 1 도전형 반도체층(110)이 n형 반도체층인 경우, 상기 제 1도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
실시예에서, 상기 제 1 도전형 반도체층(110)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제 1 도전형 반도체층(110)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN,AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 포함할 수 있다.
도 2는 실시예에 따른 제 1 도전형 반도체층(110)의 알루미늄(Al)과 제 1 도전형 도펀트(ex. Si)의 농도를 나타낸다.
이러한 상기 제 1 도전형 반도체층(110)은 Al 조성비 또는 도핑농도에 따라서 적어도 3 이상의 층으로 구분될 수 있다. 즉, 실시예에서 상기 제 1 도전형 반도체층(110)은 Al 조성비 또는 제 1 도전형 도펀트의 도핑농도에 따라서 제 1 반도체층(111), 상기 제 1 반도체층(111) 상에 제 2 반도체층(113) 및 상기 제 2 반도체층(113) 상에 제 3 반도체층(115)으로 구분될 수 있다.
먼저, 상기 제 1 반도체층(111)은 제 1 도전형 도펀트를 포함할 수 있다. 또한, 실시예에서, 상기 제 1 반도체층(111)은 Inx1Aly1Ga1-x1-y1N (0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.
실시예에서, 상기 제 1 반도체층(111)의 Al 조성비(y1)는 위치에 따라서 요동할 수 있다. 실시예에서 상기 제 1 반도체층(111)의 Al 조성비는 상승과 하강을 반복하여 요동하는데, 각각의 상하요동주기에 따른 평균값은 제 1 반도체층(111)의 전체구간에서 Al조성비의 평균(이하에서는, “Al 평균 조성비”라 지칭)과 동일 또는 유사한 값으로 유지될 수 있다. 즉, 실시예에서 상기 제 1 반도체층(111)의 Al 평균 조성비는 일정한 값을 가질 수 있다.
실시예에서, 상기 제 1 반도체층(111)은 생산성 향상을 위해, 고속 성장조건에서 성장할 수 있다. 예를 들어, 상기 제 1 반도체층(111)은 LPE 방법으로 성장할 수 있다. 이러한 고속 성장조건에서 성장하는 상기 제 1 반도체층(111)의 Al 평균 조성비는 9E-4~3E-3(Counts/sec) 사이일 수 있다. 실시예에 따라, 상기 제 1 반도체층(111)의 Al 평균 조성비는 1.00E-3(Counts/sec)일 수 있다.
한편, 실시예에서 상기 제 1 반도체층(111)의 제 1 도전형 도펀트 도핑농도는 요동할 수 있다. 그러나, 실시예에서 상기 제 1 반도체층(111)의 도핑농도는 요동 주기에 따라서 평균을 내었을 때, 제 1 반도체층(111) 전체의 도핑농도 평균값(이하, “평균 도핑농도”)과 비슷하게 유지될 수 있다. 즉, 실시예에서, 상기 제 1 반도체층(111)의 도핑농도는 평균 도핑농도를 기준으로 상승, 하강을 반복할 수 있다.
다만, 실시예에 따라서는, 도 2에서 도시된 바와 다르게, 상기 제 1 반도체층(111)에서 제 1 도전형 도펀트의 도핑농도는 제 2 반도체층(113)에 인접하였을 때 급격하게 감소될 수 있으나, 이에 한정하지는 않는다.
이러한 상기 제 1 반도체층(111) 상에는 제 2 반도체층(113)이 배치될 수 있다.
상기 제 2 반도체층(113)은 제 1 도전형 도펀트를 포함할 수 있다. 또한, 실시예에서, 상기 제 2 반도체층(113)은 Inx2Aly2Ga1-x2-y2N (0≤x2≤1, 0≤y2≤1, 0≤x2+y2≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.
실시예에서, 상기 제 2 반도체층(113)은 결정품질을 향상시키기 위하여, 제 1 반도체층(111) 보다 저속 성장할 수 있다. 실시예에 따라서, 상기 제 2 반도체층(113)부터는 상기 제 1 반도체층(111)과 다른 배치(batch)에서 성장할 수 있다. 즉, 상기 제 2 반도체층(113)은 다른 성장기기에서 재성장(regrowth)함으로써 형성될 수 있다.
저속 성장에 따라서, 실시예에서의 상기 제 2 반도체층(113)의 Al 평균 조성비는 제 1 반도체층(111)의 Al 평균 조성비보다 클 수 있다. 즉, 실시예에서, 제 2 반도체층(113)의 y2 평균은 제 1 반도체층(111)의 y1 평균보다 클 수 있다. 또한, 상기 제 2 반도체층(113)의 평균 도핑농도는 제 1 반도체층(111)의 평균 도핑농도보다 클 수 있다.
좀더 구체적으로, 실시예에서, 상기 제 2 반도체층(113)의 Al 조성비는 요동할 수 있다. 실시예에서, 상기 제 2 반도체층(113)의 Al 조성비는 요동하나, 전체적으로 보았을 때, Al 조성비는 상승하는 경향을 가질 수 있다. 즉, 실시예에서, 제 2 반도체층(113)의 요동 주기에 따라서 평균을 내었을 때, 주기의 평균 조성비는 점차 상승할 수 있다.
이하 설명의 편의를 위하여, 상기 제 2 반도체층(113)에서 상기 제 1 반도체층(111)과 인접한 영역을 하부라고 정의하고, 상기 제 2 반도체층(113)에서 상기 제 3 반도체층(115)과 인접한 영역을 상부라 정의한다.
실시예에서, 상기 제 2 반도체층(113)의 하부에서의 Al 평균 조성비는 제 1 반도체층(111)의 Al 평균 조성비일 수 있다. 그리고, 상기 제 2 반도체층(113)의 Al 평균 조성비는 하부에서 상부로 갈수록 점차 상승하여, 상기 제 2 반도체층(113)의 상부에서의 Al 평균 조성비는 제 3 반도체층(115)의 Al 평균 조성비일 수 있다.
실시예는 제 2 반도체층(113)에서 Al 도핑농도를 증가시켜, Al이 전자를 구속하는 효과를 이용하여, 캐리어를 스프레딩을 시킬 수 있다.
한편, 실시예에서, 상기 제 2 반도체층(113)의 제 1 도전형 도펀트 도핑농도는 요동할 수 있다. 실시예에서, 상기 제 2 반도체층(113)의 도핑농도는 요동하나 전체적으로 보았을 때, 상승하다 감소하는 경향을 가질 수 있다. 즉, 상기 제 2 반도체층(113)의 요동 주기에 따른 평균 도핑농도는 특정 피크치를 향해 상승한 후, 피크치 이후 감소할 수 있다. 다시 말해, 상기 제 2 반도체층(113)의 하부에서는 도핑농도가 점차 상승하는 경향을 가지며 피크치에 도달하고, 상기 제 2 반도체층(113)의 상부에서는 피크치에서 도핑농도가 점차 하강하는 경향을 가질 수 있다.
실시예에서 상기 제 2 반도체층(113)의 도핑농도 피크치는 1E19(Atoms/cm3)~1E21(Atoms/cm3) 사이 일 수 있다. 상기 제 2 반도체층(113)의 도핑농도 피크치가 1E19(Atoms/cm3) 미만일 때, 제 2 반도체층(113)의 캐리어 스프레딩과 주입 개선효과가 미비할 수 있다. 그리고, 상기 제 2 반도체층(113)의 도핑농도 피크치가 1E21(Atoms/cm3) 을 초과할 경우 , 공정에 어려움이 있을 수 있고, 결정 품질이 저하될 수 있다.
실시예에서, 이러한 제 2 반도체층(113)의 두께는 20nm~80nm 사이일 수 있다. 상기 제 2 반도체층(113)의 두께가 20nm 미만이면, 제 2 반도체층(113)의 캐리어 스프레딩 효과를 얻기 위한 도펀트의 수가 충분하지 않을 수 있다. 상기 제 2 반도체층(113)의 두께가 80nm 초과하면, 제 2 반도체층(113)의 결정품질이 떨어져 활성층(120)의 품질까지 저하될 수 있다.
상기 제 2 반도체층(113)은 캐리어 스프레딩을 원활하게 하여, 활성층(120)으로 캐리어 주입을 향상시킬 수 있다. 또한, 상기 제 2 반도체층(113)은 저속성장으로 결정품질을 향상시킬 수 있다. 이를 통해, 상기 제 2 반도체층(113)은 동작전압(VF3)를 감소시킬 수 있고, 발광효율저하(efficiency droop)를 개선할 수 있다.
상기 제 2 반도체층(113) 상에는 제 3 반도체층(115)이 배치될 수 있다.
상기 제 3 반도체층(115)은 제 1 도전형 도펀트를 포함할 수 있다. 또한, 실시예에서, 상기 제 3 반도체층(115)은 Inx3Aly3Ga1-x3-y3N (0≤x3≤1, 0≤y3≤1, 0≤x3+y3≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.
실시예에서, 상기 제 3 반도체층(115)은 결정품질을 향상시키기 위하여, 제 1 반도체층(111) 보다 저속 성장할 수 있다.
저속 성장에 따라서, 실시예에서의 상기 제 3 반도체층(115)의 Al 평균 조성비는 제 1 반도체층(111)의 Al 평균 조성비보다 클 수 있다. 그리고, 상기 제 3 반도체층(115)의 Al 평균 조성비는 제 2 반도체층(113)의 Al 평균 조성비보다 클 수 있다. 즉, 실시예에서, 제 3 반도체층(115)의 y3 평균은 제 2 반도체층(113)의 y2 평균보다 클 수 있다. 또한, 상기 제 3 반도체층(115)의 평균 도핑농도는 제 1 반도체층(111)의 평균 도핑농도보다 클 수 있다.
좀더 구체적으로, 실시예에서, 상기 제 3 반도체층(115)의 Al 조성비는 위치에 따라서 요동할 수 있다. 그러나, 실시예에서 상기 제 3 반도체층(115)의 Al 조성비는 요동 주기에 따라서 평균을 내었을 때, 제 3 반도체층(115)의 Al 평균 조성비와 비슷하게 유지될 수 있다. 즉, 실시예에서, 상기 제 3 반도체층(115)의 Al 조성비는 Al 평균 조성비를 기준으로 상승, 하강을 반복할 수 있다.
실시예에서, 상기 제 3 반도체층(115)의 Al 평균 조성비는 상기 제 2 반도체층(113)의 상부 Al 평균 조성비와 같을 수 있다. 즉, 상기 제 1 내지 제 3 반도체층(115)의 Al 평균 조성비는 상기 제 1 반도체층(111)의 Al 평균 조성비가 제일 낮고 제 3 반도체층(115)의 Al 평균 조성비가 제일 높으며, 제 2 반도체층(113)의 Al 조성비는 제 1 반도체층(111)의 Al 평균 조성비에서 제 3 반도체층(115)의 Al 평균 조성비로 상승하는 경향을 가질 수 있다.
실시예에서, 상기 제 3 반도체층(115)의 Al 평균 조성비는 3E-3(Counts/sec)~7E-3(Counts/sec) 사이일 수 있다. 실시예에 따라, 상기 제 3 반도체층(115)의 Al 평균 조성비는 5.00E-3(Counts/sec)일 수 있다. 상기 제 3 반도체층(115)의 Al 평균 조성비가 3E-3(Counts/sec) 미만이면, Al 도펀트의 캐리어 구속 효과가 적어져 캐리어 스프레딩 효과가 미비할 수 있다. 상기 제 3 반도체층(115)의 Al 평균 조성비가 7E-3(Counts/sec) 초과하면, 결정품질이 저하될 수 있다.
한편, 실시예에서 상기 제 3 반도체층(115)의 제 1 도전형 도펀트 도핑농도는 요동할 수 있다. 그러나, 실시예에서 상기 제 3 반도체층(115)의 도핑농도는 요동 주기에 따라서 평균을 내었을 때, 제 3 반도체층(115)의 평균 도핑농도와 비슷하게 유지될 수 있다. 즉, 실시예에서, 상기 제 3 반도체층(115)의 도핑농도는 평균 도핑농도를 기준으로 상승, 하강을 반복할 수 있다.
이러한 제 1 도전형 반도체층(110)은 도핑농도가 높은 제 2 반도체층(113)이 중간에 개재되어, 캐리어를 수평 전면에 확산시킬 수 있어, 발광효율을 향상시키고 캐리어 주입 성능도 개선할 수 있다. 또한, 캐리어 확산 및 주입 성능이 좋아짐에 따라 전기 특성 및 광특성이 좋아져 Efficiency Droop 개선 효과를 얻을 수 있다.
또한, 제 1 도전형 반도체층(110)은 Al 도핑농도를 제 2 반도체층(113), 제 3 반도체층(115)에서 증가시켜 전자의 일부를 가두는 효과로 인하여 스프레딩을 향상시킬 수 있다.
이러한 상기 제 3 반도체층(115) 상에는 활성층(120)이 배치될 수 있다.
상기 활성층(120)은 제 1 도전형 반도체층(110)을 통해서 주입되는 전자와 이후 형성되는 제 2 도전형 반도체층(130)을 통해서 주입되는 정공이 서로 만나서 활성층(120)(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
실시예에서, 상기 활성층(120)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나일 수 있다. 그리고, 상기 활성층(120)의 양자우물/양자벽은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조일 수 있으나, 이에 한정되지 않는다. 상기 양자우물은 상기 양자벽의 밴드 갭보다 낮은 밴드 갭을 갖는 물질일 수 있다.
상기 활성층(120) 상에는 제 2 도전형 반도체층(130)이 배치될 수 있다.
실시예에서, 상기 제 2 도전형 반도체층(130)은 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제 2 도전형 도펀트를 포함할 수 있다. 예를 들어, 상기 제 2 도전형 반도체층(130)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제 2 도전형 반도체층(130)이 p형 반도체층인 경우, 상기 제 2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
도 3은 제 1 실시예에 따른 발광소자(1)의 단면도다.
도 3을 보면, 제 1 실시예에 따른 발광소자(1)는 제 1 전극(10), 상기 제 1 전극(10) 상에 제 1 도전형 반도체층(110), 상기 제 1 도전형 반도체층(110) 상에 활성층(120), 상기 활성층(120) 상에 제 2 도전형 반도체층(130), 상기 제 2 도전형 반도체층(130) 상에 제 2 전극(20)을 포함할 수 있다. 그리고, 상기 제 1 도전형 반도체층(110)은 전술한 제 1 반도체층(111), 상기 제 1 반도체층(111) 상에 제 2 반도체층(113), 상기 제 2 반도체층(113) 상에 제 3 반도체층(115)을 포함할 수 있다.
실시예에서, 상기 제 1 전극(10)은 오믹 접촉, 접착층, 본딩층의 특성을 갖는 금속층들을 포함할 수 있으며, 투광성 또는 비 투광성으로 이루어질 수 있으나, 이에 대해서 한정하지는 않는다. 예를 들어, 상기 전극패턴은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있으며 단층 또는 다층으로 형성될 수 있다.
이러한 상기 제 1 전극(10) 상에는 전술한 실시예의 발광구조물(100)이 배치될 수 있다. 구체적으로, 실시예에서, 상기 제 1 전극(10) 상에는 제 1 도전형 반도체층(110)의 제 1 반도체층(111)이 배치될 수 있다. 상기 제 1 반도체층(111)은 광추출 효율 향상을 위하여, 복수의 패턴을 포함할 수 있다.
상기 발광구조물(100) 상에는 제 2 전극(20)이 배치될 수 있다.
실시예에서, 상기 제 2 전극(20)은 오믹접촉패턴과 반사층을 포함할 수 있다. 실시예에서 따라서, 상기 제 2 전극(20) 적어도 하나의 전도성 물질을 포함할 수 있고, 단층 또는 다층으로 이루어질 수 있다. 예컨대, 상기 제 2전 극은 금속, 금속 산화물 및 금속 질화물 재질 중 적어도 하나를 포함할 수 있다.
실시예에 따른 발광구조물(100)을 포함하는 제 1 실시예의 발광소자는 캐리어 주입이 향상 및 결정품질 개선으로 동작전압이 감소할 수 있고, 발광효율저하(efficiency droop)를 개선할 수 있으며, 발광구조물(100)의 일부를 고속 성장하여 생산성이 향상될 수 있다.
도 4는 제 2 실시예에 따른 발광소자(2)의 단면도다.
제 2 실시예의 발광소자(2)는 제 1 실시예의 발광소자(1)에서 구조를 변형한 것으로, 공통된 특성을 갖는 구성에 대해 동일한 도면 부호를 부여하며, 중복되는 설명은 생략하기로 한다.
도 4를 보면, 제 2 실시예에 따른 발광소자(2)는 기판(30), 기판(30) 상에 버퍼층(40), 버퍼층(40) 상에 제 1 도전형 반도체층(110), 상기 제 1 도전형 반도체층(110) 상에 활성층(120), 상기 활성층(120) 상에 제 2 도전형 반도체층(130), 상기 제 2 도전형 반도체층(130) 상에 제 2 전극(20)을 포함할 수 있다. 그리고, 상기 제 1 도전형 반도체층(110)은 전술한 제 1 반도체층(111), 상기 제 1 반도체층(111) 상에 제 2 반도체층(113), 상기 제 2 반도체층(113) 상에 제 3 반도체층(115)을 포함할 수 있다.
실시예에서, 상기 기판(30)은 열전도성이 뛰어난 물질로, 전도성 기판 또는 절연성 기판일수 있다. 예를 들어, 상기 기판(30)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 상기 기판(30) 은 PSS(Patterned Sapphire Substrate)(p)를 포함할 수 있다.
이러한 상기 기판(30) 상에는 버퍼층(40)이 배치될 수 있다.
실시예에서, 상기 버퍼층(40)은 상기 발광구조물(100)의 재료와 기판(30)의 격자 부정합을 완화시켜 줄 수 있으며, 버퍼층(40)의 재료는 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함하도록 구성될 수 있다. 그리고, 상기 버퍼층(40)은 상부에는 언도프드(undoped) 반도체층이 더 포함될 수 있으나, 이에 대해 한정하지는 않는다.
이러한 상기 버퍼층(40) 상에는 전술한 실시예의 발광구조물(100)이 배치될 수 있다. 구체적으로, 실시예에서, 상기 버퍼층(40) 상에는 제 1 도전형 반도체층(110)의 제 1 반도체층(111)이 배치될 수 있다.
상기 발광구조물(100) 상에는 제 2 전극(20)이 배치될 수 있다.
그리고, 상기 발광구조물(100)의 일부는 메사 식각되어, 상기 제 1 도전형 반도체층(110)의 일부를 노출시킬 수 있다. 예를 들어, 상기 제 1 도전형 반도체층(110)의 제 1 반도체층(111) 상면이 노출될 수 있다. 그리고, 상기 노출된 제 1 반도체층(111)의 상면에는 제 1 전극(10)이 배치될 수 있으나, 이에 한정하지는 않는다. 즉, 실시예에 따라서, 상기 제 1 전극(10)이 배치되는 노출된 상면은, 제 1 도전형 반도체층(110)의 제 2 반도체층(113) 또는 제 3 반도체층(115)일 수 있다.
실시예에 따른 발광구조물(100)을 포함하는 제 2 실시예의 발광소자는 캐리어 주입이 향상 및 결정품질 개선으로 동작전압이 감소할 수 있고, 발광효율저하(efficiency droop)를 개선할 수 있으며, 발광구조물(100)의 일부를 고속 성장하여 생산성이 향상될 수 있다.
도 5는 실시예에 따른 발광구조물(100)의 포함 유무에 따른 발광소자의 동작전압을 비교한 그래프이고, 도 6은 실시예에 따른 발광구조물(100) 포함 유무에 따른 발광소자의 V-I 그래프이다.
도 5를 보면, 레퍼런스(Ref)의 단일 배치에서 성장한 제 1 도전형 반도체층(110)을 포함하는 발광소자의 동작전압(VF3)이다. 그리고, 실시예(a~f)는 제 1 내지 제 3 반도체층(115)을 포함하는 제 1 도전형 반도체층(110)을 포함하는 발광소자의 동작전압(VF3)이다. 실시예(a~f)의 발광소자 동작전압이 레퍼런스에 비하여 모두 낮은 값을 가짐을 알 수 있다. 이는 제 1 내지 제 3 반도체층(115)으로 인해 결정품질이 향상되고 활성층(120)으로 캐리어 주입이 원활하게 이루어지고 있음을 알 수 있다.
그리고, 도 6을 보면, 실선은 레퍼런스(Ref)이고 점선과 일점쇄선은 실시예의 발광소자이다. 실시예의 발광소자는 레퍼런스에 비해 같은 전압일 때 더 많은 전류가 흐르고 있음을 알 수 있다. 이로부터 실시예의 발광소자의 전류-전압특성이 향상된 것을 알 수 있다.
도 7 내지 도 10은 실시예에 따른 발광소자 제조방법을 나타낸다.
이하, 도 7 내지 도 10을 참조하여, 실시예에 따른 발광소자를 제조하는 방법을 설명한다.
먼저, 도 7과 같이 기판(30)을 준비한다. 상기 기판(30)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일수 있다. 예를 들어, 상기 기판(30)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 상기 기판(30) 위에는 PSS(Patterned Sapphire Substrate)(미도시)가 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(30)에 대해 습식세척을 하여 표면의 불순물을 제거할 수 있다.
상기 발광구조물(100) 형성 전에, 상기 기판(30) 위에는 버퍼층(40)이 형성될 수 있다. 상기 버퍼층(40)은 상기 발광구조물(100)의 재료와 기판(30)의 격자 부정합을 완화시켜 줄 수 있으며, 버퍼층(40)의 재료는 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. 그리고, 상기 버퍼층(40)은 상부에는 언도프드(undoped) 반도체층(미도시)이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 버퍼층(40) 상에 제 1 도전형 반도체층(110)의 제 1 반도체층(111)이 형성될 수 있다.
실시예에서, 상기 제 1 반도체층(111)은 Inx1Aly1Ga1-x1-y1N (0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 물질로 형성될 수 있다.
상기 제 1 도전형 반도체층(110)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 GaN층으로 형성될 수 있다. 이때, 상기 공정이 이루어지는 상기 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 실리콘(Si)와 같은 n 형 불순물을 포함하는 실란 가스(SiH4)가 주입되어 형성될 수 있다.
특히, 상기 버퍼층(40)과 제 1 반도체층(111)은 고속성장조건 내에서 형성될 수 있다. 예를 들어, 상기 버퍼층(40)과 제 1 반도체층(111)은 LPE 공정으로 성장될 수 있다. 즉, 기판(30)에서 초기 성장하는 반도체층들을 빠르게 형성하여, 발광소자의 생산성을 향상시킬 수 있다.
한편, 상기 활성층(120)에 인접한 제 1 도전형 반도체층(110)(예컨데, 제 3 반도체층(115))의 결정품질을 향상시키기 위하여, 제 1 반도체층(111)이 성장한 이후에는 성장속도를 낮출 수 있다.
이를 위해, 도 8과 같이 상기 제 1 반도체층(111)이 형성된 이후 배치(batch)를 달리하여, 제 2 반도체층(113)부터 재성장(regrowth)이 이루어질 수 있다. 즉, 상기 버퍼층(40)과 제 1 반도체층(111)은 빠르게 대량 생산 가능한 배치에서 형성된 후, 이를 탬플릿(templete)으로 제 2 반도체층(113)부터 결정품질을 향상시키기 위한 다른 배치에서 형성될 수 있다.
실시예에서, 상기 제 2 반도체층(113)은 Inx2Aly2Ga1-x2-y2N (0≤x2≤1, 0≤y2≤1, 0≤x2+y2≤1)의 조성식을 갖는 반도체 물질로 형성될 수 있다.
실시예에서, 재성장으로 형성된 제 2 반도체층(113)의 Al 평균 조성비는 제 1 반도체층(111)의 Al 평균 조성비보다 클 수 있다. 즉, 실시예에서, 제 2 반도체층(113)의 x2 평균은 제 1 반도체층(111)의 x1 평균보다 클 수 있다. 또한, 상기 제 2 반도체층(113)의 평균 도핑농도는 제 1 반도체층(111)의 평균 도핑농도보다 클 수 있다.
실시예에서, 재성장으로 형성된 제 2 반도체층(113)에는 제 1 도전형 도펀트가 스파이크 도핑(spike dopping)될 수 있다. 즉, 상기 제 2 반도체층(113)의 하부에서는 도핑농도가 점차 상승하는 경향을 가지며 피크치에 도달하고, 상기 제 2 반도체층(113)의 상부에서는 피크치에서 도핑농도가 점차 하강하는 경향을 가질 수 있다.
상기 제 2 반도체층(113)은 도핑농도를 향상시켜 활성층(120)으로 캐리어 주입을 향상시킬 수 있다. 또한, 상기 제 2 반도체층(113)은 저속성장으로 결정품질을 향상시킬 수 있다. 이를 통해, 상기 제 2 반도체층(113)은 동작전압(VF3)를 감소시킬 수 있고, 발광효율저하(efficiency droop)를 개선할 수 있다.
이후, 도 9와 같이, 이러한 제 2 반도체층(113) 상에는 제 3 반도체층(115)이 형성될 수 있다. 상기 제 3 반도체층(115)은 제 2 반도체층(113)과 같은 배치에서 형성될 수 있다.
실시예에서, 상기 제 3 반도체층(115)은 Inx3Aly3Ga1-x3-y3N (0≤x3≤1, 0≤y3≤1, 0≤x3+y3≤1)의 조성식을 갖는 반도체 물질로 형성될 수 있다.
실시예에서, 상기 제 3 반도체층(115)은 결정품질을 향상시키기 위하여, 제 1 반도체층(111) 보다 저속성장조건에서 형성될 수 있다.
저속 성장에 따라서, 실시예에서의 상기 제 3 반도체층(115)의 Al 평균 조성비는 제 1 반도체층(111)의 Al 평균 조성비보다 클 수 있다.
다음으로, 도 10과 같이 상기 제 1 도전형 반도체층(110) 상에는 활성층(120)과 제 2 도전형 반도체층(130)이 형성될 수 있다.
실시예에서, 상기 활성층(120)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 상기 활성층(120)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자우물구조가 형성될 수 있으나 이에 한정되는 것은 아니다. 상기 활성층(120)의 양자우물/양자벽은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 상기 양자우물은 상기 양자벽의 밴드 갭보다 낮은 밴드 갭을 갖는 물질로 형성될 수 있다.
다음으로, 상기 활성층(120) 상에는 제 2 도전형 반도체층(130)을 형성될 수 있다.
상기 제 2 도전형 반도체층(130)은 반도체 화합물로 형성될 수 있다. 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제 2 도전형 도펀트가 도핑될 수 있다.
예를 들어, 상기 제 2 도전형 반도체층(130)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제 2 도전형 반도체층(130)이 p형 반도체층인 경우, 상기 제 2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
실시예에서 상기 제 1 도전형 반도체층(110)은 n형 반도체층, 상기 제 2 도전형 반도체층(130)은 p형 반도체층으로 구현할 수 있으나 이에 한정되지 않는다. 또한 상기 제 2 도전형 반도체층(130) 위에는 상기 제 2 도전형과 반대의 극성을 갖는 반도체 예컨대 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광구조물(100)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
이후, 상기 기판(30)과 버퍼층(40)을 제거한 후, 제 1 도전형 반도체층(110) 아래와, 제 2 도전형 반도체층(130) 위에 각각 제 1 전극(10)과 제 2 전극(20)을 형성하여, 도 3과 같은 제 1 실시예의 발광소자를 형성할 수 있다.
또는, 상기 제 2 도전형 반도체층(130)에 제 2 전극(20)을 형성하고, 제 2 도전형 반도체층(130), 활성층(120) 및 제 1 도전형 반도체층(110)의 일부를 메사 식각하고 노출된 제 1 도전형 반도체층(110)에 제 1 전극(10)을 형성하므로써, 도 4와 같은 제 2 실시예의 발광소자를 형성할 수 있다.
도 11은 제 1 실시예에 따른 발광소자(1)가 적용된 발광소자(1) 패키지를 나타낸 도면이다.
도 11을 참조하면, 실시 예에 따른 발광소자(1) 패키지는 몸체(205)와, 상기 몸체(205)에 배치된 제1 리드전극(213) 및 제2 리드전극(214)과, 상기 몸체(205)에 제공되어 상기 제1 리드전극(213) 및 제2 리드전극(214)과 전기적으로 연결되는 발광소자(1)와, 상기 발광소자(1)를 포위하는 몰딩부재(240)를 포함할 수 있다.
상기 몸체(205)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광소자(1)의 주위에 경사면이 형성될 수 있다.
상기 제1 리드전극(213) 및 제2 리드전극(214)은 서로 전기적으로 분리되며, 상기 발광소자(1)에 전원을 제공한다. 또한, 상기 제1 리드전극(213) 및 제2 리드전극(214)은 상기 발광소자(1)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광소자(1)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광소자(1)는 상기 몸체(205) 위에 배치되거나 상기 제1 리드전극(213) 또는 제2 리드전극(214) 위에 배치될 수 있다.
상기 발광소자(1)는 상기 제1 리드전극(213) 및 제2 리드전극(214)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.
실시예에서 발광소자(1)는 제2 리드전극(214)에 실장되고, 제1 리드전극(213)과 와이어(250)에 의해 연결될 수 있으나, 실시예가 이에 한정되는 것은 아니다.
상기 몰딩부재(240)는 상기 발광소자(1)를 포위하여 상기 발광소자(1)를 보호할 수 있다. 또한, 상기 몰딩부재(240)에는 형광체(232)가 포함되어 상기 발광소자(1)에서 방출된 광의 파장을 변화시킬 수 있다.
실시 예에 따른 발광소자(1) 또는 발광소자(1) 패키지는 복수 개가 기판(30) 위에 어레이될 수 있으며, 상기 발광소자(1) 패키지의 광 경로 상에 광학 부재인 렌즈, 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자(1) 패키지, 기판(30), 광학 부재는 라이트 유닛으로 기능할 수 있다. 상기 라이트 유닛은 탑뷰 또는 사이드 뷰 타입으로 구현되어, 휴대 단말기 및 노트북 컴퓨터 등의 표시 장치에 제공되거나, 조명장치 및 지시 장치 등에 다양하게 적용될 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 발광소자(1) 또는 발광소자(1) 패키지를 포함하는 조명 장치로 구현될 수 있다. 예를 들어, 조명 장치는 램프, 가로등, 전광판, 전조등을 포함할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (8)
- 제 1 도전형 반도체층;
상기 제 1 도전형 반도체층 상에 활성층;
상기 활성층 상에 제 2 도전형 반도체층을 포함하고,
상기 제 1 도전형 반도체층은 n형 반도체층이고, 상기 제 2 도전형 반도체층은 p형 반도체층이고,
상기 제 1 도전형 반도체층은 Al 평균 조성비와 제 1 도전형 도펀트의 도핑농도를 기준으로 제 1 반도체층, 상기 제 1 반도체층 상에 제 2 반도체층 및 제 2 반도체층 상에 제 3 반도체층으로 구분되며,
상기 제 1 도전형 도펀트는 Si, Ge, Sn, Se, Te 중 적어도 하나를 포함하고,
상기 제 1 반도체층의 Al 평균 조성비 보다 제 2 반도체층의 Al 평균 조성비가 크고, 상기 제 2 반도체층의 Al 평균 조성비 보다 제 3 반도체층의 Al 평균 조성비가 크며,
상기 제 1 반도체층의 Al 평균 조성비는 일정한 값을 가지고,
상기 제 2 반도체층의 Al 평균 조성비는 상기 제 1 반도체층과 인접한 하부에서 상기 제 3 반도체층과 인접한 상부로 갈수록 점차 상승하는 경향을 가지고,
상기 제 2 반도체층의 제 1 도전형 도펀트의 평균 도핑농도는 상기 제 1 반도체층의 제 1 도전형 도펀트의 평균 도핑농도보다 크고,
상기 제 3 반도체층의 제 1 도전형 도펀트의 평균 도핑농도는 상기 제 1 반도체층의 제 1 도전형 도펀트의 평균 도핑농도보다 크고,
상기 제 2 반도체층에서 제 1 도전형 도펀트의 도핑농도는 피크치를 가지고,
상기 제 2 반도체층의 도핑농도의 피크치는 1E19(Atoms/cm3)~1E21(Atoms/cm3) 사이이고,
상기 제 2 반도체층의 제 1 도전형 도펀트의 평균 도핑농도는 상기 하부에서 상기 피크치까지 상승하며, 상기 피크치에서 상기 상부까지 감소하는 경향을 가지는 발광소자. - 삭제
- 삭제
- 제 1 항에 있어서,
상기 제 2 도전형 반도체층의 두께는 20nm~80nm 사이인 발광소자. - 제 1 항에 있어서,
상기 제 3 반도체층의 Al 평균 조성비는 3E-3(Counts/sec)~7E-3(Counts/sec) 사이인 발광소자. - 제 1 항에 있어서,
상기 제 1 도전형 반도체층 아래 배치된 제 1 전극과, 상기 제 2 도전형 반도체층 상에 배치된 제 2 전극을 더 포함하는 발광소자. - 제 1 항에 있어서,
메사식각으로 인하여 노출된 상기 제 1 도전형 반도체층 상에 배치된 제 1 전극과, 상기 제 2 도전형 반도체층 상에 배치된 제 2 전극을 더 포함하는 발광소자. - 제 1 항, 제 4 항 내지 제 7 항 중 어느 하나의 발광소자를 구비하는 발광모듈을 포함하는 조명시스템.
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