JP2008198705A - Iii族窒化物半導体発光素子の製造方法、及びiii族窒化物半導体発光素子、並びにランプ - Google Patents
Iii族窒化物半導体発光素子の製造方法、及びiii族窒化物半導体発光素子、並びにランプ Download PDFInfo
- Publication number
- JP2008198705A JP2008198705A JP2007030273A JP2007030273A JP2008198705A JP 2008198705 A JP2008198705 A JP 2008198705A JP 2007030273 A JP2007030273 A JP 2007030273A JP 2007030273 A JP2007030273 A JP 2007030273A JP 2008198705 A JP2008198705 A JP 2008198705A
- Authority
- JP
- Japan
- Prior art keywords
- group iii
- layer
- iii nitride
- substrate
- nitride semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
Abstract
【解決手段】基板11上に、V族元素を含むガスと金属材料とをプラズマで活性化して反応させるスパッタ法により、III族窒化物化合物からなる中間層12を成膜し、該中間層12上に、III族窒化物半導体からなるn型半導体層14、発光層15、及びp型半導体層16を順次積層する方法であり、中間層12を成膜する際、基板11とスパッタターゲットとを対向して配置するとともに、前記プラズマに曝される位置に基板11を配してスパッタを行なう。
【選択図】図1
Description
一般に、上述のような大きな格子不整合が存在する場合、基板上に結晶を直接エピタキシャル成長させることが困難となり、また、成長させた場合であっても結晶性の良好な結晶が得られないという問題がある。
しかしながら、特許文献5に記載の方法では、基板上に良好な結晶性を有する半導体を安定して積層することができないため、製造される発光素子の低電流及び逆方向電圧下におけるリークが安定せず、また、静電耐圧が低い等、電気的特性の均一性が得られないという問題がある。発光素子の電気的特性は、半導体結晶中の転位と相関しているため、この転位密度が大きいと、上述のようなリークも大きくなってしまう。
一方、スパッタ法は、ターゲットから原子を叩き出し、この叩き出された原子を基板上に強制的に成膜する方法であり、成長速度は高いものの、得られる膜は、MOCVD法に比べると結晶性は高くないと考えられている。このため、従来は、主として、基板上にバッファ層をMOCVD法によって成膜した後、この上にアンドープのGaN層を数μm成長させることにより、この上に成長させる発光層の結晶性を高める方法が用いられていた。
即ち、本発明は以下に関する。
[2] 前記基板上に前記中間層を成膜する際、前記基板とスパッタターゲットとを対向して配置するとともに、前記基板と前記スパッタターゲットとの間隔を30〜100mmの範囲とすることを特徴とする請求項1に記載のIII族窒化物半導体発光素子の製造方法。
[3] 前記中間層を、RFスパッタ法によって成膜することを特徴とする[1]又は[2]に記載のIII族窒化物半導体発光素子の製造方法。
[4] 前記中間層を、RFスパッタ法を用いて、カソードのマグネットを移動させつつ成膜することを特徴とする[3]に記載のIII族窒化物半導体発光素子の製造方法。
[5] 前記中間層を、V族元素を含むガスをリアクタ内に流通させるリアクティブスパッタ法によって成膜することを特徴とする[1]〜[4]の何れかに記載のIII族窒化物半導体発光素子の製造方法。
[6] 前記V族元素として窒素を用いることを特徴とする[1]〜[5]の何れかに記載のIII族窒化物半導体発光素子の製造方法。
[8] 前記中間層を、AlNで成膜することを特徴とする[1]〜[7]の何れかに記載のIII族窒化物半導体発光素子の製造方法。
[9] 前記基板の温度を室温〜1000℃の範囲として、前記中間層を形成することを特徴とする[1]〜[8]の何れかに記載のIII族窒化物半導体発光素子の製造方法。
[10] 前記基板の温度を200〜800℃の範囲として、前記中間層を形成することを特徴とする[1]〜[8]の何れかに記載のIII族窒化物半導体発光素子の製造方法。
[12] 前記下地層を、GaN系化合物半導体で形成することを特徴とする[11]に記載のIII族窒化物半導体発光素子の製造方法。
[13] 前記下地層を、GaNで形成することを特徴とする[12]に記載のIII族窒化物半導体発光素子の製造方法。
[14] 前記下地層を、AlGaNで形成することを特徴とする[12]に記載のIII族窒化物半導体発光素子の製造方法。
[15] 前記中間層と前記下地層を、それぞれ異なるIII族窒化物化合物で形成することを特徴とする[10]〜[14]の何れかに記載のIII族窒化物半導体発光素子の製造方法。
[16] 前記下地層を、MOCVD法によって前記中間層上に成膜することを特徴とする[10]〜[15]の何れかに記載のIII族窒化物半導体発光素子の製造方法。
[17] 前記下地層を成膜する際の前記基板の温度を800℃以上とすることを特徴とする[10]〜[16]の何れかに記載のIII族窒化物半導体発光素子の製造方法。
[19] 上記[18]に記載のIII族窒化物半導体発光素子が用いられてなるランプ。
従って、基板上に、結晶性の良好なIII族窒化物化合物からなる中間層、及びIII族窒化物半導体からなる半導体層を効率良く成長させることができ、生産性に優れ安価であるとともに、優れた発光特性を備えたIII族窒化物半導体発光素子が得られる。
また、本実施形態の発光素子の製造方法では、基板11とスパッタターゲット47との間隔を30〜100mmの範囲とすることができる。
本実施形態の製造方法によって得られる発光素子の積層構造を、図1に例示する積層半導体10を用いて説明する。この積層半導体10は、基板11上に、III族窒化物化合物からなる中間層12が積層され、該中間層12上に半導体層20が積層されている。この半導体層20は、n型半導体層14、発光層15、及びp型半導体層16が順次積層されてなる。
そして、本実施形態の積層半導体10は、図2及び図3に示す例のように、p型半導体層16上に透光性正極17が積層され、その上に正極ボンディングパッド18が形成されるとともに、n型半導体層14のn型コンタクト層14bに形成された露出領域14dに負極19が積層されてなる発光素子1を構成することができる。
本実施形態において、基板11に用いることができる材料としては、III族窒化物半導体結晶が表面にエピタキシャル成長される基板材料であれば、特に限定されず、各種材料を選択して用いることができる。例えば、サファイア、SiC、シリコン、酸化亜鉛、酸化マグネシウム、酸化マンガン、酸化ジルコニウム、酸化マンガン亜鉛鉄、酸化マグネシウムアルミニウム、ホウ化ジルコニウム、酸化ガリウム、酸化インジウム、酸化リチウムガリウム、酸化リチウムアルミニウム、酸化ネオジウムガリウム、酸化ランタンストロンチウムアルミニウムタンタル、酸化ストロンチウムチタン、酸化チタン、ハフニウム、タングステン、モリブデン等が挙げられる。
また、一般的に、スパッタ法は基板の温度を低く抑えることが可能なので、高温で分解してしまう性質を持つ材料からなる基板を用いた場合でも、基板11にダメージを与えることなく基板上への各層の成膜が可能である。
本実施形態の積層半導体10は、基板11上に、金属原料とV族元素を含んだガスとがプラズマで活性化されて反応することにより、III族窒化物化合物からなる中間層12が成膜されている。本実施形態のような、プラズマ化した金属原料を用いた方法で成膜された膜は、配向が得られ易いという作用がある。
上述のような柱状結晶からなる中間層12が基板11上に成膜された場合には、その上に成膜されるIII族窒化物半導体からなる半導体層は、良好な結晶性を持つ結晶膜となる。
中間層12が基板11の表面11aを覆う領域が小さくなると、基板11が大きく露出するためにコート層として機能せず、III族窒化物半導体結晶を成長させる半導体原料と基板との間で反応が生じ、中間層12上に形成されるn型半導体層の平坦性を損なう虞がある。
MOCVD法によって後述の半導体層を成膜する場合、原料ガスが基板の側面、もしくは裏面にまで回りこむことがあるので、原料ガスと基板との反応を回避するためには、基板11の側面、もしくは裏面をも保護できるように構成することが好ましい。
また、本実施形態では、上述のように、断面TEM写真から基板11の露出した面積を測定しているが、中間層12のみを成膜した試料を用意し、原子間力顕微鏡(AFM)等の方法によって基板11の露出した面積を測定することも可能である。
III族窒化物半導体の結晶は、六方晶系の結晶構造を有し、六角柱を基本とした集合組織を形成しやすい。特に、プラズマ化した金属材料を用いる成膜方法によって形成された膜は、柱状結晶となりやすい。
このような、柱状結晶からなる中間層12を基板11上に成膜した場合、中間層12のバッファ機能が有効に作用するため、その上に成膜されたIII族窒化物半導体は良好な結晶性を持つ結晶膜となる。
III族窒化物半導体の結晶層の結晶性を良好にするためには、柱状結晶の各々の結晶のグレインの幅を適正に制御する必要があり、具体的には、上記範囲とすることが好ましい。
中間層12の膜厚が20nm未満だと、上述したようなコート層としての機能が充分でなくなる。
また、80nmを超える膜厚で中間層12を形成した場合、コート層としての機能には変化が無いのにも関わらず成膜処理時間が長くなり、生産性が低下する虞がある。
中間層12を、Alを含んだ組成とした場合、中でも、GaAlNとすることが好ましく、この際、Alの組成が50%以上とされていることが好ましい。
また、中間層12は、AlNからなる構成とすることにより、効率的に柱状結晶集合体とすることができるので、より好ましい。
図1に示すように、本実施形態の積層半導体10は、基板11上に、上述のような中間層12を介して、窒化物系化合物半導体からなり、n型半導体層14、発光層15及びp型半導体層16からなる半導体層20が積層されており、n型半導体層14に備えられた下地層14aが中間層12上に積層されている。
本実施形態の半導体層20を構成するn型半導体層14、発光層15及びp型半導体層16の各層は、MOCVD法によって成膜されてなる。
n型半導体層14は、通常、前記中間層12上に積層され、下地層14a、n型コンタクト層14b及びn型クラッド層14cから構成される。なお、n型コンタクト層は、下地層、及び/又は、n型クラッド層を兼ねることが可能であるが、下地層が、n型コンタクト層、及び/又は、n型クラッド層を兼ねることも可能である。
本実施形態の下地層14aはIII族窒化物半導体からなり、従来公知のMOCVD法によって中間層12上に積層して成膜される。
下地層14aの材料としては、必ずしも基板11上に成膜された中間層12と同じである必要はなく、異なる材料を用いても構わないが、AlXGa1―XN層(0≦x≦1、好ましくは0≦x≦0.5、さらに好ましくは0≦x≦0.1)から構成されることが好ましい。
前記中間層12をAlNからなる構成とした場合、下地層14aは、柱状結晶の集合体である中間層12の結晶性をそのまま引き継がないように、マイグレーションによって転位をループ化させる必要がある。転位のループ化を生じやすい材料としては、Gaを含むGaN系化合物半導体が挙げられ、特に、AlGaN、又はGaNが好適である。
基板11が導電性である場合には、下地層14aにドーパントをドープして導電性とすることにより、発光素子の上下に電極を形成することができる。一方、基板11に絶縁性の材料を用いる場合には、発光素子の同じ面に正極及び負極の各電極が設けられたチップ構造をとることになるので、下地層14aはドープしない結晶とした方が、結晶性が良好となるので好ましい。n型不純物としては、特に限定されないが、例えば、Si、GeおよびSn等が挙げられ、好ましくはSiおよびGeが挙げられる。
本実施形態のn型コンタクト層14bはIII族窒化物半導体からなり、従来公知のMOCVD法によって下地層14a上に積層して成膜される。
n型コンタクト層14bとしては、下地層14aと同様にAlXGa1―XN層(0≦x≦1、好ましくは0≦x≦0.5、さらに好ましくは0≦x≦0.1)から構成されることが好ましい。また、n型不純物がドープされていることが好ましく、n型不純物を1×1017〜1×1019/cm3、好ましくは1×1018〜1×1019/cm3の濃度で含有すると、負極との良好なオーミック接触の維持、クラック発生の抑制、良好な結晶性の維持の点で好ましい。n型不純物としては、特に限定されないが、例えば、Si、GeおよびSn等が挙げられ、好ましくはSiおよびGeである。また、上述したように、n型コンタクト層14bは、下地層を兼ねた構成とすることもできる。
上述のn型コンタクト層14bと後述の発光層15との間には、n型クラッド層14cを設けることが好ましい。n型クラッド層14cを設けることにより、n型コンタクト層14bの最表面に生じた平坦性の悪化を改善することができる。n型クラッド層14cは、従来公知のMOCVD法等を用いて、AlGaN、GaN、GaInN等により成膜することが可能である。また、これらの構造のヘテロ接合や複数回積層した超格子構造としてもよい。GaInNとする場合には、発光層15のGaInNのバンドギャップよりも大きくすることが望ましいことは言うまでもない。
また、n型クラッド層14cのn型ドープ濃度は1×1017〜1×1020/cm3の範囲とされていることが好ましく、より好ましくは1×1018〜1×1019/cm3の範囲である。ドープ濃度がこの範囲であると、良好な結晶性の維持および発光素子の動作電圧低減の点で好ましい。
p型半導体層16は、通常、p型クラッド層16a及びp型コンタクト層16bから構成され、従来公知のMOCVD法等を用いて成膜される。また、p型コンタクト層がp型クラッド層を兼ねる構成としてもよい。
p型クラッド層16aとしては、詳細を後述する発光層15のバンドギャップエネルギーより大きくなる組成であり、発光層15へのキャリアの閉じ込めができるものであれば特に限定されないが、好ましくは、AldGa1−dN(0<d≦0.4、好ましくは0.1≦d≦0.3)のものが挙げられる。p型クラッド層16aが、このようなAlGaNからなると、発光層15へのキャリアの閉じ込めの点で好ましい。
p型クラッド層16aの膜厚は、特に限定されないが、好ましくは1〜400nmであり、より好ましくは5〜100nmである。
p型クラッド層16aのp型ドープ濃度は、1×1018〜1×1021/cm3の範囲とされていることが好ましく、より好ましくは1×1019〜1×1020/cm3である。p型ドープ濃度が上記範囲であると、結晶性を低下させることなく良好なp型結晶が得られる。
p型コンタクト層16bとしては、少なくともAleGa1−eN(0≦e<0.5、好ましくは0≦e≦0.2、より好ましくは0≦e≦0.1)を含んでなる窒化ガリウム系化合物半導体層である。Al組成が上記範囲であると、良好な結晶性の維持およびpオーミック電極(後述の透光性電極17を参照)との良好なオーミック接触の点で好ましい。
また、p型ドーパントを1×1018〜1×1021/cm3の範囲の濃度で含有していると、良好なオーミック接触の維持、クラック発生の防止、良好な結晶性の維持の点で好ましく、より好ましくは5×1019〜5×1020/cm3の範囲である。
p型不純物としては、特に限定されないが、例えば、好ましくはMgが挙げられる。
p型コンタクト層16bの膜厚は、特に限定されないが、10〜500nmが好ましく、より好ましくは50〜200nmである。膜厚がこの範囲であると、発光出力の点で好ましい。
発光層15は、n型半導体層14上に積層されるとともにp型半導体層16がその上に積層される層であり、従来公知のMOCVD法等を用いて成膜することができる。また、発光層15は、図1に示すように、窒化ガリウム系化合物半導体からなる障壁層15aと、インジウムを含有する窒化ガリウム系化合物半導体からなる井戸層15bとが交互に繰り返して積層され、且つ、n型半導体層14側及びp型半導体層16側に障壁層15aが配される順で積層して形成されている。
また、図1に示す例では、発光層15は、6層の障壁層15aと5層の井戸層15bとが交互に繰り返して積層され、発光層15の最上層及び最下層に障壁層15aが配され、各障壁層15a間に井戸層15bが配される構成とされている。
また、井戸層15bには、インジウムを含有する窒化ガリウム系化合物半導体として、例えば、Ga1−sInsN(0<s<0.4)等の窒化ガリウムインジウムを用いることができる。
透光性正極17は、上述のようにして作製される積層半導体10のp型半導体層16上に形成される透光性の電極である。
透光性正極17の材質としては、特に限定されず、ITO(In2O3−SnO2)、AZO(ZnO−Al2O3)、IZO(In2O3−ZnO)、GZO(ZnO−GeO2)等の材料を、この技術分野でよく知られた慣用の手段で設けることができる。また、その構造も、従来公知の構造を含めて如何なる構造のものも何ら制限なく用いることができる。
正極ボンディングパッド18は、上述の透光性正極17上に形成される電極である。
正極ボンディングパッド18の材料としては、Au、Al、NiおよびCu等を用いた各種構造が周知であり、これら周知の材料、構造のものを何ら制限無く用いることができる。
正極ボンディングパッド18の厚さは、100〜1000nmの範囲内であることが好ましい。また、ボンディングパッドの特性上、厚さが大きい方が、ボンダビリティーが高くなるため、正極ボンディングパッド18の厚さは300nm以上とすることがより好ましい。さらに、製造コストの観点から500nm以下とすることが好ましい。
このため、負極19を設ける際は、p型半導体層16、発光層15、及びn型半導体層14の一部を除去することにより、n型コンタクト層14bの露出領域14dを形成し、この上に負極19を形成する。
負極19の材料としては、各種組成および構造の負極が周知であり、これら周知の負極を何ら制限無く用いることができ、この技術分野でよく知られた慣用の手段で設けることができる。
以下に、図2及び図3に示すような発光素子1の製造方法の一例について説明する。
本発明に係る発光素子の製造方法は、上述したように、基板11上に、V族元素を含むガスと金属材料とをプラズマで活性化して反応させるスパッタ法により、III族窒化物化合物からなる中間層12を成膜し、該中間層12上に、III族窒化物半導体からなるn型半導体層14、発光層15、及びp型半導体層16を順次積層する製造方法であって、中間層12を成膜する際、基板11とスパッタターゲット(図7の符号47)とを対向して配置するとともに、前記プラズマに曝される位置に基板11を配してスパッタを行なう方法である。また、本実施形態の発光素子の製造方法では、基板11とスパッタターゲット47との間隔を30〜100mmの範囲としている。
結晶性に優れたIII族窒化物半導体を基板上に成膜するためには、良好な結晶性を有する中間層12を、特定の異方性を持った配向膜として基板11上に成膜する必要があり、本実施形態では以下に詳述するような方法としている。
本実施形態の製造方法では、基板11上にIII族窒化物半導体結晶をエピタキシャル成長させ、図1に示すような積層半導体10を形成する際、基板11上に中間層12を成膜し、その上に、半導体層20を形成する。本実施形態では、中間層12を、スパッタ法を用いて形成し、その上に、半導体層20を構成するn型半導体層14、発光層15及びp型半導体層16の各層を、MOCVD法を用いて形成する。
中間層12を基板11上に成膜する際、基板11には湿式の前処理を行うことが望ましい。例えば、シリコンからなる基板11に対しては、よく知られたRCA洗浄方法などを行い、表面を水素終端させておくことにより、成膜プロセスが安定する。
また、基板11を反応器の中に導入した後、中間層12を形成する前に、スパッタ法等の方法を用いて前処理を行うことができる。具体的には、基板11をArやN2のプラズマ中に曝す事によって表面を整えることができる。例えば、ArガスやN2ガスなどのプラズマを基板11表面に作用させることで、基板11表面に付着した有機物や酸化物を除去することができる。この場合、基板11とチャンバとの間に電圧を印加すれば、プラズマ粒子が効率的に基板11に作用する。このような前処理を基板11に施すことにより、基板11の表面11a全面に中間層12を成膜することができ、その上に成膜される膜の結晶性を高めることが可能となる。
また、一般に金属材料のターゲットを用いてスパッタする場合、DCスパッタ法を用いると成膜効率の点で好ましいが、窒素がターゲットに付着することによってターゲット表面のチャージアップを招き、成膜速度が安定しない可能性があるので、パルスDCスパッタ法とするか、RFスパッタ法とすることが望ましい。
基板11上に結晶性の良好な中間層12を積層する場合、基板11が出来る限り強度の高いプラズマに曝されることが好ましいので、基板11とスパッタターゲット47との間隔は、プラズマが発生可能な範囲であれば、出来る限り近い距離で配置することが好ましい。
本実施形態の製造方法では、基板11とスパッタターゲット47との間隔を上記範囲とすることにより、良好な結晶性を有する中間層12を、特定の異方性を持った配向膜として基板11上に成膜することができるので、結晶性に優れたIII族窒化物半導体を中間層12上に成膜することが可能となる。
基板11とスパッタターゲット47との間隔が100mmを超えると、上述のような中間層12の結晶性向上効果が得られなくなる。図8のグラフに例示するように、基板−ターゲット間距離を100mm以下として中間層を成膜すると、該中間層上に形成した下地層の結晶の転位密度の指標となる(10−10)面のXRCスペクトル半値幅は300arcsec未満となるが、基板−ターゲット間距離が100mmを超えた場合には、XRC半値幅は300arcsec以上となる。
また、基板11とスパッタターゲット47との間隔が30mm未満だと、スパッタによるプラズマが発生せず、半導体層の積層が困難になる虞がある。
ここで、本発明で説明する強度の高いプラズマとは、プラズマ種の密度及びエネルギーの両方又は何れかが高いプラズマのことであり、本発明では、密度及びエネルギーの何れかが高いプラズマとされていることが好ましく、両方が高いことがより好ましい。
また、中間層12の、柱状結晶の結晶界面の密度を適正にコントロールすることにより、その上に積層されるGaNからなる半導体層の結晶性を良好に制御することができる。
なお、本発明で説明する室温とは、工程の環境等にも影響される温度であるが、具体的な温度としては、0〜30℃の範囲である。
アンモニアは分解効率が良好であり、高い成長速度で成膜することが可能であるが、反応性や毒性が高いため、除害設備やガス検知器が必要となり、また、反応装置に使用する部材の材料を化学的に安定性の高いものにする必要がある。
また、窒素(N2)を原料として用いた場合には、装置としては簡便なものを用いることができるが、高い反応速度は得られない。しかしながら、窒素を電界や熱等により分解してから装置に導入する方法とすれば、アンモニアよりは低いものの工業生産的に利用可能な程度の成膜速度を得ることができるため、装置コストとの兼ね合いを考えると、最も好適な窒素源である。
LEDやLD等のIII族窒化物半導体素子は、ある一定の決められた方向に電流が流れる必要があるため、基板上に成膜されるIII族窒化物半導体には良好な結晶性とともに配向が求められる。また、III族窒化物半導体は中間層12上にエピタキシャル成長させるので、中間層12も同様に良好な結晶性及び配向が必要となる。
一方、本実施形態で説明するようなスパッタ法、特にリアクティブスパッタ法を用いた場合には、プラズマ中に叩き出された荷電粒子が必ずしも原子状態で存在するのではなく、二量体等の結合を持つ荷電粒子としても存在し、このような荷電粒子が、膜を形成する際の原料となる。また、このような荷電粒子はモーメントを有するので、スパッタによる電場の影響を受け、特定の異方性を持って基板11上に堆積する。この異方性により、膜が配向構造を呈するので、どのような基板を用いた場合でも、スパッタ法によって配向膜を成膜することができるという大きな効果がある。
中間層12上には、n型半導体層14、発光層15、p型半導体層16をこの順で積層することにより、半導体層20を形成する。本実施形態の製造方法では、上述したように、半導体層20を構成する上記各層を、MOCVD法を用いて成膜する。
本実施形態の半導体層20を形成する際、まず、n型半導体層14の下地層14aを、従来公知のMOCVD法により、中間層12上に積層して成膜する。次いで、下地層14a上に、n型コンタクト層14bを成膜した後、さらに、n型コンタクト層14b上にn型クラッド層14cを、それぞれMOCVD法によって成膜する。この際、下地層14a、n型コンタクト層14b及びn型クラッド層14cの各層は、同じMOCVD炉を用いて成膜することができる。
n型クラッド層14c上には、発光層15を、従来公知のMOCVD法によって形成する。
本実施形態で形成する、図1に例示するような発光層15は、GaN障壁層に始まりGaN障壁層に終わる積層構造を有しており、GaNからなる6層の障壁層15aと、ノンドープのIn0.2Ga0.8Nからなる5層の井戸層15bとを交互に積層して形成する。
また、本実施形態の製造方法では、n型クラッド層14cの成膜に用いるMOCVD炉と同じものを使用することにより、従来公知のMOCVD法で発光層15を成膜することができる。
発光層15上、つまり、発光層15の最上層となる障壁層15a上には、p型クラッド層16a及びp型コンタクト層16bからなるp型半導体層16を、従来公知のMOCVD法によって形成する。
本実施形態では、まず、MgをドープしたAl0.1Ga0.9Nからなるp型クラッド層16aを発光層15(最上層の障壁層15a)上に形成し、さらにその上に、MgをドープしたAl0.02Ga0.98Nからなるp型コンタクト層16bを形成する。
本実施形態の製造方法では、n型クラッド層14c及び発光層15の成膜に用いるMOCVD炉と同じものを使用することにより、従来公知のMOCVD法でp型半導体層16を成膜することができる。
上述のような方法により、基板11上に、中間層12及び半導体層が積層された積層半導体10のp型コンタクト層16b上に、ITOからなる透光性正極17を形成する。
透光性正極17の形成方法としては、特に限定されず、この技術分野でよく知られた慣用の手段で設けることができる。また、その構造も、従来公知の構造を含めて如何なる構造のものも何ら制限なく用いることができる。
また、透光性正極17を形成した後、合金化や透明化を目的とした熱アニールを施す場合もあるが、施さなくても構わない。
積層半導体10上に形成された透光性正極17上に、さらに、正極ボンディングパッド18を形成する。
この正極ボンディングパッド18は、例えば、透光性正極17の表面側から順に、Ti、Al、Auの各材料を、従来公知の方法で積層することによって形成することができる。
従って、基板11上に、結晶性の良好なIII族窒化物化合物からなる中間層12、及びIII族窒化物半導体からなる半導体層20を効率良く成長させることができ、生産性に優れ安価であるとともに、優れた発光特性を備えたIII族窒化物半導体発光素子が得られる。
以上説明したような、本発明に係るIII族窒化物半導体発光素子と蛍光体とを組み合わせることにより、当業者周知の手段によってランプを構成することができる。従来より、発光素子と蛍光体と組み合わせることによって発光色を変える技術が知られており、このような技術を何ら制限されることなく採用することが可能である。
例えば、蛍光体を適正に選定することにより、発光素子より長波長の発光を得ることも可能となり、また、発光素子自体の発光波長と蛍光体によって変換された波長とを混ぜることにより、白色発光を呈するランプとすることもできる。
また、ランプとしては、一般用途の砲弾型、携帯のバックライト用途のサイドビュー型、表示器に用いられるトップビュー型等、何れの用途にも用いることができる。
図1に、本実験例で作製したIII族窒化物半導体発光素子の積層半導体の断面模式図を示す。
本例では、サファイアからなる基板11のc面上に、中間層12としてRFスパッタ法を用いてAlNからなる柱状結晶の集合体を形成し、その上に、下地層14aとして、MOCVD法を用いてGaNからなる層を形成した。この、GaNからなる、下地層14aの上に、同様にMOCVD法を用いて各半導体層を積層した。
そして、スパッタ装置内で基板11を750℃まで加熱し、窒素ガスを15sccmの流量で導入した後、チャンバ内の圧力を0.08Paに保持し、基板11側に50Wの高周波バイアスを印加し、窒素プラズマに晒すことによって基板11表面を洗浄した。
そして、上記成膜レートに従い、規定した時間の処理により、40nmのAlN(中間層)を成膜後、プラズマ動作を停止し、基板11の温度を低下させた。
まず、基板11を反応炉中に導入した。基板11は、窒素ガス置換されたグローブボックスの中で、加熱用のカーボン製のサセプタ上に載置した。そして、窒素ガスを炉内に流通させた後、ヒータによって基板11の温度を1150℃に昇温させた。基板11が1150℃の温度で安定したことを確認した後、アンモニア配管のバルブを開き、アンモニアの炉内への流通を開始した。次いで、トリメチルガリウム(TMG)の蒸気を含む水素を炉内へ供給し、基板11上に成膜された中間層12の上に、下地層14aを構成するGaN半導体を付着させる処理を行った。アンモニアの量は、V/III比が6000となるように調節した。約1時間に渡って上記GaN半導体の成長を行った後、TMGの配管のバルブを切り替え、原料の反応炉内への供給を停止して成長を停止させた。そして、GaN半導体の成長を終了させた後、ヒータへの通電を停止して、基板11の温度を室温まで降温した。
一般的に、III族窒化物半導体の場合、(0002)面のXRCスペクトル半値幅は結晶の平坦性(モザイシティ)の指標となり、(10−10)面のXRCスペクトル半値幅は結晶の転位密度(ツイスト)の指標となる。
このエピタキシャルウェーハは、c面を有するサファイアからなる基板11上に、上述のようにして柱状構造を有するAlNからなるバッファ層12、この上に2μmのアンドープGaNからなる下地層14aが積層され、さらに、基板11側から順に、1×1019cm−3の電子濃度を持つ2μmのSiドープGaNからなるn型コンタクト層14b、1×1018cm−3の電子濃度を持つ20nmのIn0.1Ga0.9N型クラッド層(n型クラッド層14c)、GaN障壁層に始まりGaN障壁層に終わる積層構造であって、層厚を16nmとしたGaNからなる6層の障壁層15aと、層厚を3nmとしたノンドープのIn0.2Ga0.8Nからなる5層の井戸層15bとが交互に積層されてなる発光層(多重量子井戸構造)15、5nmのMgをドープしたAl0.1Ga0.9Nからなるp型クラッド層16a、及び膜厚200nmのMgドープAl0.02Ga0.98Nからなるp型コンタクト層16bとを具備したp型半導体層16を積層した構造を有する。
まず、作製したウェーハについて、公知のフォトリソグラフィーによってMgドープAl0.02Ga0.98Nからなるp型コンタクト層16bの表面上に、ITOからなる透光性正極17と、その上に正極表面側から順にTi、Al、Auを積層した構造を有する正極ボンディングパッド18を形成した。また、ウェーハの一部にドライエッチングを施し、n型コンタクト層14b上の露出領域14dを露出させ、この部分にNi、Al、Ti、及びAuの4層よりなる負極19を作製した。これらの工程により、ウェーハ上に、図2及び3に示すような形状を持つ各電極を作製した。
そして、この半導体発光素子(発光ダイオード)の正極ボンディングパッド18及び負極19の電極間に20mAの順方向電流を流した際の順方向電圧を測定するとともに、p側の透光性正極17を通して発光波長及び発光出力を観察、測定した。このような発光ダイオードの発光特性は、作製したウェーハのほぼ全面から作製された発光ダイオードについて、ばらつきなく得られた。
下記表1に、各実施例の評価結果の一覧を示す。
スパッタ時間を固定して、基板11と金属Alターゲットとの距離を、130mm(比較例1)、167mm(比較例2)、及び28mm(比較例3)とした2水準の各条件で、サファイアからなる基板11上にAlNからなる中間層を成膜した点を除き、上記実施例1〜2と同様の操作によって半導体発光素子を作製し、同様に評価した。
表1及び図8に示すように、スパッタ法を用いて、基板11と金属Alターゲット(スパッタターゲット)との間隔を本発明で規定する距離として基板11上に中間層12を成膜し、その上にアンドープGaN層(下地層14a)を成膜した実施例1〜2では、中間層12上に成膜したアンドープGaN層(下地層14a)の(0002)面のXRCスペクトル半値幅は、それぞれ39.6arcsec(実施例1)、41.8arcsec(実施例2)であった。また、この際の(10−10)面のXRCスペクトル半値幅は、それぞれ269.5arcsec(実施例1)、262.4arcsec(実施例2)と、何れも300.0arcsec以下であった。実施例1〜2のサンプルは、何れも中間層12並びにアンドープGaN層(下地層14a)の結晶性が良好であり、表面がミラー状を呈していることが確認できた。
また、上記試料上に、さらに各層を成膜して作製した比較例1の発光素子の特性は、20mWの順方向電流を流した際の順方向電圧が3.1Vであり、また、発光波長が460nm、発光出力が13.5mWであった。
また、上記試料上に、さらに各層を成膜して作製した比較例2の発光素子の特性は、20mWの順方向電流を流した際の順方向電圧が3.1Vであり、また、発光波長が460nm、発光出力が13.5mWであった。また、比較例2に示す発光素子は、HBM(ヒューマン・ボディ・モデル)に基づくESD(静電気放電)評価において、4000V以上でも破壊されなかった素子の比率が50%以下であった。
Claims (19)
- 基板上に、V族元素を含むガスと金属材料とをプラズマで活性化して反応させるスパッタ法により、III族窒化物化合物からなる中間層を成膜し、該中間層上に、III族窒化物半導体からなるn型半導体層、発光層、及びp型半導体層を順次積層するIII族窒化物半導体発光素子の製造方法であって、
前記中間層を成膜する際、前記基板とスパッタターゲットとを対向して配置するとともに、前記プラズマに曝される位置に前記基板を配してスパッタを行なうことを特徴とするIII族窒化物半導体発光素子の製造方法。 - 前記基板上に前記中間層を成膜する際、前記基板とスパッタターゲットとを対向して配置するとともに、前記基板と前記スパッタターゲットとの間隔を30〜100mmの範囲とすることを特徴とする請求項1に記載のIII族窒化物半導体発光素子の製造方法。
- 前記中間層を、RFスパッタ法によって成膜することを特徴とする請求項1又は2に記載のIII族窒化物半導体発光素子の製造方法。
- 前記中間層を、RFスパッタ法を用いて、カソードのマグネットを移動させつつ成膜することを特徴とする請求項3に記載のIII族窒化物半導体発光素子の製造方法。
- 前記中間層を、V族元素を含むガスをリアクタ内に流通させるリアクティブスパッタ法によって成膜することを特徴とする請求項1〜4の何れか1項に記載のIII族窒化物半導体発光素子の製造方法。
- 前記V族元素として窒素を用いることを特徴とする請求項1〜5の何れか1項に記載のIII族窒化物半導体発光素子の製造方法。
- 前記金属材料がAlを含有する材料であることを特徴とする請求項1〜6の何れか1項に記載のIII族窒化物半導体発光素子の製造方法。
- 前記中間層を、AlNで成膜することを特徴とする請求項1〜7の何れか1項に記載のIII族窒化物半導体発光素子の製造方法。
- 前記基板の温度を室温〜1000℃の範囲として、前記中間層を形成することを特徴とする請求項1〜8の何れか1項に記載のIII族窒化物半導体発光素子の製造方法。
- 前記基板の温度を200〜800℃の範囲として、前記中間層を形成することを特徴とする請求項1〜8の何れか1項に記載のIII族窒化物半導体発光素子の製造方法。
- 前記中間層上に、前記n型半導体層に備えられる下地層を積層することを特徴とする請求項1〜10の何れか1項に記載のIII族窒化物半導体発光素子の製造方法。
- 前記下地層を、GaN系化合物半導体で形成することを特徴とする請求項11に記載のIII族窒化物半導体発光素子の製造方法。
- 前記下地層を、GaNで形成することを特徴とする請求項12に記載のIII族窒化物半導体発光素子の製造方法。
- 前記下地層を、AlGaNで形成することを特徴とする請求項12に記載のIII族窒化物半導体発光素子の製造方法。
- 前記中間層と前記下地層を、それぞれ異なるIII族窒化物化合物で形成することを特徴とする請求項10〜14の何れか1項に記載のIII族窒化物半導体発光素子の製造方法。
- 前記下地層を、MOCVD法によって前記中間層上に成膜することを特徴とする請求項10〜15の何れか1項に記載のIII族窒化物半導体発光素子の製造方法。
- 前記下地層を成膜する際の前記基板の温度を800℃以上とすることを特徴とする請求項10〜16の何れか1項に記載のIII族窒化物半導体発光素子の製造方法。
- 請求項1〜17の何れか1項に記載の製造方法で得られるIII族窒化物半導体発光素子。
- 請求項18に記載のIII族窒化物半導体発光素子が用いられてなるランプ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007030273A JP2008198705A (ja) | 2007-02-09 | 2007-02-09 | Iii族窒化物半導体発光素子の製造方法、及びiii族窒化物半導体発光素子、並びにランプ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007030273A JP2008198705A (ja) | 2007-02-09 | 2007-02-09 | Iii族窒化物半導体発光素子の製造方法、及びiii族窒化物半導体発光素子、並びにランプ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008198705A true JP2008198705A (ja) | 2008-08-28 |
Family
ID=39757403
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007030273A Pending JP2008198705A (ja) | 2007-02-09 | 2007-02-09 | Iii族窒化物半導体発光素子の製造方法、及びiii族窒化物半導体発光素子、並びにランプ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008198705A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011222812A (ja) * | 2010-04-12 | 2011-11-04 | Showa Denko Kk | 半導体発光素子の製造方法およびランプ、電子機器、機械装置 |
WO2022130913A1 (ja) * | 2020-12-18 | 2022-06-23 | 日新電機株式会社 | 酸化物半導体の成膜方法及び薄膜トランジスタの製造方法 |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6039819A (ja) * | 1983-08-12 | 1985-03-01 | Nippon Telegr & Teleph Corp <Ntt> | 化合物半導体薄膜の作製方法 |
JPH0585868A (ja) * | 1991-05-20 | 1993-04-06 | Hitachi Metals Ltd | スパツタ膜を有する部材及びその製造方法 |
JPH06116710A (ja) * | 1992-10-08 | 1994-04-26 | Kobe Steel Ltd | AlN被覆金属部材およびその製造方法 |
JPH08181073A (ja) * | 1994-12-21 | 1996-07-12 | Canon Inc | 半導体ウエハ及び結晶成長方法 |
JP2000332029A (ja) * | 1999-05-25 | 2000-11-30 | Fujitsu Quantum Devices Ltd | 半導体装置の製造方法 |
JP2001308010A (ja) * | 2000-04-21 | 2001-11-02 | Toyoda Gosei Co Ltd | Iii族窒化物系化合物半導体素子の製造方法 |
JP2002176196A (ja) * | 2000-05-22 | 2002-06-21 | Ngk Insulators Ltd | フォトニックデバイスおよびその製造方法 |
JP2003096561A (ja) * | 2001-09-25 | 2003-04-03 | Sharp Corp | スパッタ装置 |
JP2003218396A (ja) * | 2001-11-15 | 2003-07-31 | Mitsubishi Cable Ind Ltd | 紫外線発光素子 |
JP2004137142A (ja) * | 2002-03-14 | 2004-05-13 | Rikogaku Shinkokai | 単結晶窒化アルミニウム膜およびその形成方法、iii族窒化物膜用下地基板、発光素子、並びに表面弾性波デバイス |
JP2004218089A (ja) * | 2003-01-15 | 2004-08-05 | Samsung Electronics Co Ltd | マグネトロンカソードおよびこれを採用するマグネトロンスパッタリング装置 |
JP2005272894A (ja) * | 2004-03-23 | 2005-10-06 | Neomax Co Ltd | 化合物膜の製造方法および化合物半導体素子の製造方法 |
-
2007
- 2007-02-09 JP JP2007030273A patent/JP2008198705A/ja active Pending
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6039819A (ja) * | 1983-08-12 | 1985-03-01 | Nippon Telegr & Teleph Corp <Ntt> | 化合物半導体薄膜の作製方法 |
JPH0585868A (ja) * | 1991-05-20 | 1993-04-06 | Hitachi Metals Ltd | スパツタ膜を有する部材及びその製造方法 |
JPH06116710A (ja) * | 1992-10-08 | 1994-04-26 | Kobe Steel Ltd | AlN被覆金属部材およびその製造方法 |
JPH08181073A (ja) * | 1994-12-21 | 1996-07-12 | Canon Inc | 半導体ウエハ及び結晶成長方法 |
JP2000332029A (ja) * | 1999-05-25 | 2000-11-30 | Fujitsu Quantum Devices Ltd | 半導体装置の製造方法 |
JP2001308010A (ja) * | 2000-04-21 | 2001-11-02 | Toyoda Gosei Co Ltd | Iii族窒化物系化合物半導体素子の製造方法 |
JP2002176196A (ja) * | 2000-05-22 | 2002-06-21 | Ngk Insulators Ltd | フォトニックデバイスおよびその製造方法 |
JP2003096561A (ja) * | 2001-09-25 | 2003-04-03 | Sharp Corp | スパッタ装置 |
JP2003218396A (ja) * | 2001-11-15 | 2003-07-31 | Mitsubishi Cable Ind Ltd | 紫外線発光素子 |
JP2004137142A (ja) * | 2002-03-14 | 2004-05-13 | Rikogaku Shinkokai | 単結晶窒化アルミニウム膜およびその形成方法、iii族窒化物膜用下地基板、発光素子、並びに表面弾性波デバイス |
JP2004218089A (ja) * | 2003-01-15 | 2004-08-05 | Samsung Electronics Co Ltd | マグネトロンカソードおよびこれを採用するマグネトロンスパッタリング装置 |
JP2005272894A (ja) * | 2004-03-23 | 2005-10-06 | Neomax Co Ltd | 化合物膜の製造方法および化合物半導体素子の製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011222812A (ja) * | 2010-04-12 | 2011-11-04 | Showa Denko Kk | 半導体発光素子の製造方法およびランプ、電子機器、機械装置 |
WO2022130913A1 (ja) * | 2020-12-18 | 2022-06-23 | 日新電機株式会社 | 酸化物半導体の成膜方法及び薄膜トランジスタの製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4191227B2 (ja) | Iii族窒化物半導体発光素子の製造方法及びiii族窒化物半導体発光素子並びにランプ | |
KR101067122B1 (ko) | Ⅲ족 질화물 반도체의 제조 방법, ⅲ족 질화물 반도체 발광 소자의 제조 방법 및 ⅲ족 질화물 반도체 발광 소자, 및 램프 | |
TWI491064B (zh) | Iii族氮化物半導體發光元件及該製造方法、以及燈 | |
US8227284B2 (en) | Group-III nitride compound semiconductor light-emitting device, method of manufacturing group-III nitride compound semiconductor light-emitting device, and lamp | |
KR101074178B1 (ko) | Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법, 및 ⅲ족 질화물 화합물 반도체 발광 소자, 및 램프 | |
EP2019437A1 (en) | Iii nitride compound semiconductor laminated structure | |
TWI418057B (zh) | Iii族氮化物化合物半導體發光元件之製造方法,及iii族氮化物化合物半導體發光元件及燈 | |
JP2009081406A (ja) | Iii族窒化物半導体発光素子及びその製造方法、並びにランプ | |
JP2009277882A (ja) | Iii族窒化物半導体発光素子の製造方法及びiii族窒化物半導体発光素子、並びにランプ | |
JP2008177525A (ja) | Iii族窒化物半導体発光素子の製造方法、及びiii族窒化物半導体発光素子、並びにランプ | |
WO2009148075A1 (ja) | Iii族窒化物半導体発光素子の製造方法、iii族窒化物半導体発光素子、およびランプ | |
JPWO2010032423A1 (ja) | Iii族窒化物半導体発光素子の製造方法、iii族窒化物半導体発光素子並びにランプ、iii族窒化物半導体発光素子ウエーハの発光波長分布のばらつき低減方法 | |
JPWO2008136504A1 (ja) | Iii族窒化物半導体発光素子の製造方法 | |
JP2010003768A (ja) | Iii族窒化物半導体発光素子及びその製造方法、並びにランプ | |
JP2008047762A (ja) | Iii族窒化物化合物半導体発光素子の製造方法、及びiii族窒化物化合物半導体発光素子、並びにランプ | |
JP2011082570A (ja) | Iii族窒化物半導体発光素子の製造方法 | |
JP5041883B2 (ja) | Iii族窒化物半導体層の製造方法、iii族窒化物半導体発光素子の製造方法 | |
JP2008047763A (ja) | Iii族窒化物化合物半導体発光素子の製造方法、及びiii族窒化物化合物半導体発光素子、並びにランプ | |
JP2008106316A (ja) | Iii族窒化物化合物半導体発光素子の製造方法、及びiii族窒化物化合物半導体発光素子、並びにランプ | |
JP2008135463A (ja) | Iii族窒化物半導体の製造方法、iii族窒化物半導体発光素子の製造方法、及びiii族窒化物半導体発光素子、並びにランプ | |
JP2009161434A (ja) | Iii族窒化物半導体結晶の製造方法及びiii族窒化物半導体結晶 | |
JP2008294449A (ja) | Iii族窒化物半導体発光素子の製造方法及びiii族窒化物半導体発光素子並びにランプ | |
JP2008198705A (ja) | Iii族窒化物半導体発光素子の製造方法、及びiii族窒化物半導体発光素子、並びにランプ | |
JP2009155672A (ja) | Iii族窒化物半導体の製造方法、iii族窒化物半導体発光素子の製造方法、iii族窒化物半導体製造装置、iii族窒化物半導体及びiii族窒化物半導体発光素子、並びにランプ | |
JP5179055B2 (ja) | Iii族窒化物半導体の製造方法、iii族窒化物半導体発光素子の製造方法、及びiii族窒化物半導体発光素子、並びにランプ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091106 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111116 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120214 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120413 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120508 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120705 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120731 |