JP2000332029A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 微細化した場合であっても良好な電気的特性
を有する半導体装置の製造方法を提供する。 【解決手段】 半導体基板１０上に電極２２と保護膜１
４とを形成する工程と、熱処理を行う工程とを有し、熱
処理を行う工程では、電極２２の側面に保護膜１４が形
成されていない状態で熱処理を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に微細な半導体装置の製造方法に関す
る。

【０００２】

【従来の技術】ＧａＡｓ等の化合物半導体を用いた電界
効果トランジスタでは、ゲート電極の材料としてＷＳｉ
等の高融点金属が用いられることが多い。高融点金属を
用いたゲート電極は、不純物を活性化するための高温の
熱処理に耐えうるからである。

【０００３】ゲート電極の材料としてＷＳｉ等の高融点
金属を用いた従来の半導体装置の製造方法を、図９及び
図１０を用いて説明する。図９及び図１０は、ゲート電
極の材料として高融点金属を用いた従来の半導体装置の
製造方法を示す工程断面図である。

【０００４】まず、図９（ａ）に示すように、半絶縁性
ＧａＡｓ基板１１０の所定の領域に、ｎ形不純物を導入
し、これによりｎ形の活性層１１２を形成する。

【０００５】次に、全面に、スパッタ法によりＷＳｉ膜
より成る導電膜１２０を形成する。次に、フォトリソグ
ラフィ法により、フォトレジストマスク１２１を形成す
る（図９（ｂ）参照）。

【０００６】次に、フォトレジストマスク１２１をマス
クとして、ドライエッチングにより、導電膜１２０をパ
ターニングし、導電膜１２０より成るゲート電極１２２
を形成する（図９（ｃ）参照）。

【０００７】次に、イオン注入法により、ゲート電極１
２２に自己整合でｎ形不純物を高濃度に注入し、ソース
／ドレイン拡散層１２４を形成する（図１０（ａ）参
照）。

【０００８】次に、全面に、ＣＶＤ（Chemical Vapor D
eposition、化学気相堆積）法により、ＳｉＯ₂膜等より
成る熱処理保護膜１１４を形成する。ここで、熱処理保
護膜１１４を形成するのは、後工程で、不純物を活性化
するための高温の熱処理を行う際に、半絶縁性ＧａＡｓ
基板１１０中から蒸気圧の高いＡｓ原子等が放出してし
まうのを防止するためである。

【０００９】次に、不純物を活性化するための高温の熱
処理を行う。

【００１０】次に、ソース／ドレイン拡散層１２４上
に、オーミック電極１２５を形成し、従来の半導体装置
が製造される（図１０（ｃ）参照）。

【００１１】

【発明が解決しようとする課題】しかしながら、従来の
半導体装置の製造方法では、不純物を活性化するための
熱処理を行うと、半絶縁性ＧａＡｓ基板１１０の表面に
結晶の歪みが生じてしまうことがあった。即ち、ＳｉＯ
₂膜等のシリコン系の熱処理保護膜１１４は半絶縁性Ｇ
ａＡｓ基板１１０と熱膨張係数が大きく異なるため、高
温の熱処理を行うと、図１１に示すように、ゲート電極
１２２の端部の近傍の領域１１５に大きなストレスが集
中し、半絶縁性ＧａＡｓ基板１１０の表面にダメージが
加わり、半絶縁性ＧａＡｓ基板１１０の表面に結晶の歪
みが生じてしまうことがあった。近時では、電界効果ト
ランジスタの微細化に伴う、いわゆるショートチャネル
効果を防止すべく、チャネルの厚さを薄くする傾向にあ
るため、半絶縁性ＧａＡｓ基板１１０の表面に結晶の歪
みが生じることは、電界効果トランジスタの電気的特性
を劣化させる要因となる。

【００１２】そこで、半絶縁性ＧａＡｓ基板１１０と熱
膨張係数のほぼ等しいＡｌＮ膜を熱処理保護膜１１４と
して用いることにより、領域１１５に加わるストレスを
低減することが検討されている。

【００１３】しかし、ＡｌＮ膜をスパッタ法により形成
した場合には、微視的にみると柱状の結晶構造の膜とな
りやすい。即ち、半絶縁性ＧａＡｓ基板１１０上ではＡ
ｌＮ膜の結晶は半絶縁性ＧａＡｓ基板１１０の表面に対
して垂直な方向に成長し、ゲート電極１２２の側面では
ＡｌＮ膜の結晶はゲート電極１２２の側面に対して垂直
な方向に成長する傾向がある。そして、領域１１５の近
傍では、ＡｌＮ膜の結晶の成長方向が不連続となる。

【００１４】このような場合、不純物を活性化するため
の高温の熱処理を行うと、半絶縁性ＧａＡｓ基板１１０
上のＡｌＮ膜は半絶縁性ＧａＡｓ基板１１０と同様の膨
張率で水平方向に膨張するが、ゲート電極１２２の側面
のＡｌＮ膜は半絶縁性ＧａＡｓ基板１１０に対して垂直
方向に膨張する。このため、半絶縁性ＧａＡｓ基板１１
０に対して水平な方向と垂直な方向のストレスが領域１
１５の近傍において集中し、領域１１５の近傍の半絶縁
性ＧａＡｓ基板１１０表面の結晶にダメージが加わる。
このため、半絶縁性ＧａＡｓ基板１１０と熱膨張係数の
ほぼ等しいＡｌＮ膜を熱処理保護膜１１４として用いて
も、必ずしも電気的特性が良好な半導体装置を製造する
のは困難であった。

【００１５】本発明の目的は、微細化した場合であって
も良好な電気的特性を有する半導体装置の製造方法を提
供することにある。

【００１６】

【課題を解決するための手段】上記目的は、半導体基板
上に電極と保護膜とを形成する工程と、熱処理を行う工
程とを有し、前記熱処理を行う工程では、前記電極の側
面に前記保護膜が形成されていない状態で熱処理を行う
ことを特徴とする半導体装置の製造方法により達成され
る。これにより、電極の側面に保護膜が形成されていな
い状態で熱処理を行うことができるので、半導体基板の
表面に結晶の歪みが生じるのを抑制することができる。
従って、微細な半導体装置を製造する場合であっても、
良好な電気的特性を得ることができる。

【００１７】また、上記目的は、半導体基板上に保護膜
を形成する工程と、前記保護膜上に、第１の開口部が形
成された第１の膜を形成する工程と、前記第１の膜をマ
スクとして前記第１の開口部下の前記保護膜をエッチン
グし、前記保護膜に、前記半導体基板に達する第２の開
口部を形成する工程と、前記第２の開口部が形成された
領域の前記半導体基板上、及び前記第１の膜上に、導電
膜を形成する工程と、前記第１の膜上の前記導電膜を前
記第１の膜とともに除去し、前記第２の開口部が形成さ
れた領域の前記半導体基板上に前記導電膜より成る電極
を形成する工程と、熱処理を行う工程とを有することを
特徴とする半導体装置の製造方法により達成される。こ
れにより、電極の側面に保護膜が形成されていない状態
で熱処理を行うことができるので、半導体基板の表面に
結晶の歪みが生じるのを抑制することができる。従っ
て、微細な半導体装置を製造する場合であっても、良好
な電気的特性を得ることができる。

【００１８】また、上記目的は、半導体基板上に保護膜
を形成する工程と、前記保護膜上に第１のレジスト膜を
形成する工程と、前記第１のレジスト膜を露光する工程
と、前記第１のレジスト膜を現像する際に前記保護膜を
もエッチングし、前記第１のレジスト膜及び前記保護膜
に前記半導体基板に達する第３の開口部を形成する工程
と、前記第３の開口部が形成された領域の前記半導体基
板上、及び前記第１のレジスト膜上に、導電膜を形成す
る工程と、前記第１のレジスト膜上の前記導電膜を前記
第１のレジスト膜とともに除去し、前記第３の開口部が
形成された領域の前記半導体基板上に前記導電膜より成
る電極を形成する工程と、熱処理を行う工程とを有する
ことを特徴とする半導体装置の製造方法により達成され
る。これにより、第１のレジスト膜を現像する際に保護
膜をもエッチングするので、工程を簡略化することがで
きる。

【００１９】また、上記目的は、半導体基板上に保護膜
を形成する工程と、前記保護膜上に第２のレジスト膜を
形成する工程と、前記第２のレジスト膜上に前記第２の
レジスト膜と異なる露光感度の第３のレジスト膜を形成
する工程と、前記第３のレジスト膜の第１の領域に第４
の開口部を形成し、前記第１の領域を含む第２の領域の
前記第２のレジスト膜に第５の開口部を形成する工程
と、前記第３のレジスト膜をマスクとして前記第５の開
口部下の前記保護膜をエッチングし、前記保護膜に、前
記半導体基板に達する第６の開口部を形成する工程と、
前記第６の開口部が形成された領域の前記半導体基板
上、及び前記第３のレジスト膜上に、導電膜を形成する
工程と、前記第３のレジスト膜上の前記導電膜を前記第
２のレジスト膜及び第３のレジスト膜とともに除去し、
前記第６の開口部が形成された領域の前記半導体基板上
に前記導電膜より成る電極を形成する工程と、熱処理を
行う工程とを有することを特徴とする半導体装置の製造
方法により達成される。これにより、庇型の開口部が形
成されたマスクを用いて電極を形成するので、電極とマ
スク上の導電膜とがつながってしまうのを防止すること
ができ、半導体装置の製造歩留りを向上することができ
る。

【００２０】また、上記目的は、半導体基板上に電極を
形成する工程と、前記電極が形成された前記半導体基板
上に、保護膜を形成する工程と、前記保護膜上に、第２
の膜を形成する工程と、前記第２の膜の表面を除去する
ことにより前記第２の膜を薄くし、前記電極の側面に形
成された前記保護膜を露出する工程と、前記電極の側面
に形成された前記保護膜をエッチングする工程と、熱処
理を行う工程とを有することを特徴とする半導体装置の
製造方法により達成される。これにより、保護膜を形成
する前に電極を形成するので、電極と半導体基板との界
面にダメージが加わるのを防止することができる。

【００２１】また、上記の半導体装置の製造方法におい
て、前記第２の膜は、レジスト膜であり、前記保護膜を
露出する工程では、酸素を用いたアッシングにより前記
第２の膜の表面を除去することが望ましい。

【００２２】また、上記目的は、半導体基板上に電極を
形成する工程と、前記電極が形成された前記半導体基板
上に、保護膜を形成する工程と、前記保護膜上に、第４
のレジスト膜を形成する工程と、前記第４のレジスト膜
の下層部を除く領域が感光するように、前記第４のレジ
スト膜を露光する工程と、前記第４のレジスト膜を現像
して前記第４のレジスト膜の前記下層部を除く領域を除
去する際に、前記電極の側面に形成された前記保護膜を
もエッチングする工程と、熱処理を行う工程とを有する
ことを特徴とする半導体装置の製造方法により達成され
る。これにより、第４のレジスト膜を現像する際に、電
極の側面に形成された保護膜をもエッチングするので、
工程を簡略化することができる。

【００２３】また、上記の半導体装置の製造方法におい
て、前記第４のレジスト膜を形成する工程後、前記第４
のレジスト膜を露光する工程前に、前記第４のレジスト
膜のエッチング速度を遅くするための熱処理を行う工程
を更に有することが望ましい。これにより、エッチング
速度を遅くすることができるので、第４のレジスト膜を
所望の膜厚にすることができる。

【００２４】また、上記の半導体装置の製造方法におい
て、前記電極は、ゲート電極又はショットキダイオード
用の電極であることが望ましい。

【００２５】また、上記の半導体装置の製造方法におい
て、前記保護膜は、ＡｌＮ膜、ＳｉＯ₂膜、ＳｉＮ膜、
又はＳｉＯＮ膜であることが望ましい。

【００２６】また、上記目的は、半導体基板上に形成さ
れた電極と、前記電極の側面を除く領域の前記半導体基
板上に形成された保護膜とを有することを特徴とする半
導体装置により達成される。これにより、電極の側面に
保護膜が形成されていない状態で熱処理が行われている
ので、半導体基板の表面に大きな結晶歪みが生じていな
い半導体装置を提供することができる。従って、電気的
特性が良好な微細な半導体装置を提供することができ
る。

【００２７】

【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置の製造方法を図１及び図２を用
いて説明する。図１及び図２は、本実施形態による半導
体装置の製造方法を示す工程断面図である。

【００２８】まず、図１（ａ）に示すように、イオン注
入法により、半絶縁性ＧａＡｓ基板１０の所定の領域に
ｎ形不純物を導入し、これによりｎ形の活性層１２を形
成する。

【００２９】次に、スパッタ法により、全面に、膜厚
０．１μｍのＡｌＮ膜より成る熱処理保護膜１４を形成
する。熱処理保護膜１４は、後工程で行われる、不純物
を活性化するための高温の熱処理により、半絶縁性Ｇａ
Ａｓ基板１０中から蒸気圧の高いＡｓ原子が放出してし
まうのを防止するためのものである。

【００３０】次に、全面に、膜厚１μｍのポジ型のフォ
トレジスト膜を形成する。次に、フォトリソグラフィ技
術により、フォトレジスト膜を露光し、この後、現像す
る。フォトレジスト膜を現像する際の現像液としては、
ＴＭＡＨ（テトラメチルアンモニウムハイドライド）を
含む現像液を用いることができる。ＴＭＡＨを含む現像
液は、ＡｌＮ膜をも溶かす性質があるため、フォトレジ
スト膜を現像する際に、フォトレジスト膜のみならずＡ
ｌＮ膜より成る熱処理保護膜１４をも同一工程でエッチ
ングすることができる。こうして、熱処理保護膜１４及
びフォトレジストマスク１６に、ゲート電極（図２参
照）２２を形成するための開口部１８が形成される（図
１（ｂ）参照）。

【００３１】次に、全面に、スパッタ法により、膜厚
０．４μｍのＷＳｉ膜より成る導電膜２０を形成する。
これにより、開口部１８内の半絶縁性ＧａＡｓ基板１０
上及びフォトレジストマスク１６上に、ＷＳｉ膜より成
る導電膜２０が形成される。ここでＷＳｉを用いている
のは、ＷＳｉは高融点金属であり、後工程での不純物を
活性化するための熱処理に耐えうるからである（図１
（ｃ）参照）。

【００３２】次に、リフトオフにより、フォトレジスト
マスク１６及びフォトレジストマスク１６上の導電膜２
０を除去する。こうして、導電膜２０より成るゲート電
極２２が形成される。

【００３３】次に、イオン注入法により、ゲート電極２
２に自己整合でｎ形の不純物イオンを注入する。不純物
イオンは熱処理保護膜１４を突き抜けて、半絶縁性Ｇａ
Ａｓ基板１０中に導入され、これにより、ソース／ドレ
イン拡散層２４が形成される。次に、高温の熱処理を行
い、半絶縁性ＧａＡｓ基板１０中に導入された不純物を
活性化する（図２参照）。

【００３４】図１１に示す従来の半導体装置の製造方法
では、全面に熱処理保護膜１１４が形成されていたた
め、不純物の活性化のための高温の熱処理を行うと、ゲ
ート電極１２２が形成されていない領域の半絶縁性Ｇａ
Ａｓ基板１１０上の熱処理保護膜１１４が横方向、即ち
半絶縁性ＧａＡｓ基板１１０の表面と水平な方向に膨張
し、ゲート電極１２２の側面に形成された熱処理保護膜
１１４が縦方向、即ち半絶縁性ＧａＡｓ基板１１０の表
面と垂直な方向に膨張するため、図１１に示す領域１１
５に強いストレスが加わり、半絶縁性ＧａＡｓ基板１１
０の表面に結晶の歪みが生じることがあった。

【００３５】これに対し、本実施形態では、ゲート電極
２２の側面に熱処理保護膜１４が形成されていないた
め、不純物を活性化するための高温の熱処理を行った場
合でも、半絶縁性ＧａＡｓ基板１０の表面に対して垂直
方向のストレスが加わらない。従って、本実施形態によ
れば、高温の熱処理を行った場合であっても、半絶縁性
ＧａＡｓ基板１０の表面に結晶の歪みが生じるのを抑制
することができる。

【００３６】次に、熱処理保護膜１４を除去し、この
後、ソース／ドレイン拡散層２４上にオーミック電極
（図示せず）を形成する。

【００３７】こうして本実施形態による半導体装置の製
造方法が製造される。

【００３８】本実施形態により製造された半導体装置の
チャネルコンダクタンスＧｍを評価したところ、図９及
び図１０に示す従来の方法で製造された半導体装置より
向上することができた。

【００３９】このように、本実施形態によれば、ゲート
電極の側面に熱処理保護膜が形成されていない状態で、
不純物を活性化するための高温の熱処理を行うので、半
絶縁性ＧａＡｓ基板の表面に結晶の歪みが生じるのを抑
制することができる。従って、微細な半導体装置を製造
する場合であっても、良好な電気的特性を得ることがで
きる。

【００４０】［第２実施形態］本発明の第２実施形態に
よる半導体装置の製造方法を図３及び図４を用いて説明
する。図３及び図４は、本実施形態による半導体装置の
製造方法を示す工程断面図である。図１及び図２に示す
第１実施形態による半導体装置の製造方法と同一の構成
要素には、同一の符号を付して説明を省略または簡潔に
する。

【００４１】まず、図３（ａ）に示す活性層１２を形成
する工程までは、図１（ａ）に示す第１実施形態による
半導体装置の製造方法と同様であるので説明を省略す
る。

【００４２】次に、全面に、ＣＶＤ（Chemical Vapor D
eposition、化学気相堆積）法により、膜厚１００ｎｍ
のＳｉＮ膜より成る熱処理保護膜１４ａを形成する。熱
処理保護膜１４ａとしてＡｌＮ膜を用いた場合には、最
終的にはＡｌＮ膜をすべて除去しなければならないが、
本実施形態では、ＳｉＮ膜を熱処理保護膜１４ａとして
用いているので、必ずしも最終的にＳｉＮ膜をすべて除
去する必要はない。従って、本実施形態によれば、工程
の簡略化が可能となる。

【００４３】次に、全面に、感度が高いフォトレジスト
膜２６ａを形成し、更に、全面に、感度が低いフォトレ
ジスト膜２６ｂを形成する。これにより、感度が互いに
異なる２層構造のフォトレジスト膜が形成される。感度
が高いフォトレジスト膜２６ａの膜厚は例えば１．２μ
ｍとし、感度が低いフォトレジスト膜２６ｂの膜厚は例
えば１．０μｍとする。

【００４４】次に、感度の高いフォトレジスト膜２６ａ
が感光する程度の露光量で、ゲート電極２２が形成され
る領域より広い領域を感光する。次に、感度が低いフォ
トレジスト膜２６ｂが感光する程度の露光量で、ゲート
電極２２が形成される領域に対応する領域を感光する。
この後、現像を行う。これにより、図３（ｂ）に示すよ
うに、上部では開口部２８ａが小さく形成されており、
下部では開口部２８ｂが大きく形成されている、庇状の
開口部２８が形成されたフォトレジストマスク２６が形
成される（図３（ｂ）参照）。

【００４５】次に、フォトレジストマスク２６をマスク
とし、異方性の高いドライエッチングにより、熱処理保
護膜１４ａをエッチングする。これにより、熱処理保護
膜１４ａに半絶縁性ＧａＡｓ基板１０に達する開口部３
０が形成される（図３（ｃ）参照）。

【００４６】次に、全面に、スパッタ法により、膜厚
０．４μｍのＷＳｉ膜より成る導電膜２０を形成する
（図４（ａ）参照）。

【００４７】次に、リフトオフにより、フォトレジスト
マスク２６及びフォトレジストマスク２６上の導電膜２
０を除去する（図４（ｂ）参照）。

【００４８】本実施形態による半導体装置の製造方法
は、庇型の開口部２８を有するフォトレジストマスク２
６を用いることに主な特徴がある。即ち、単に半絶縁性
ＧａＡｓ基板に対して垂直な開口部が形成されたフォト
レジストマスクを用いた場合には、開口部の内壁に導電
膜が堆積される場合があり、リフトオフを行っても、ゲ
ート電極と開口部の内壁に堆積された導電膜とがつなが
ったままになってしまうことがあった。このような場
合、半導体装置の製造歩留りが低くなる要因となってし
まう。これに対し、本実施形態では、庇型の開口部２８
を有するフォトレジストマスク２６を用いるので、ゲー
ト電極２２と開口部２８の内壁に堆積された導電膜とが
つながってしまうのを防止することができ、所望の形状
のゲート電極２２を形成することができる。従って、本
実施形態によれば、半導体装置の製造歩留りを向上する
ことができる。

【００４９】次に、熱処理保護膜１４ａに、ソース／ド
レイン拡散層２４に達するコンタクトホール（図示せ
ず）を形成し、この後、コンタクトホールを介してソー
ス／ドレイン拡散層２４に接続されるオーミック電極
（図示せず）を形成する。熱処理保護膜としてＡｌＮ膜
を用いた場合には、最終的にＡｌＮ膜より成る熱処理保
護膜をすべて除去する必要があるが、本実施形態では、
熱処理保護膜１４ａの材料としてＳｉＮ膜を用いている
ので、ＳｉＮ膜より成る熱処理保護膜１４ａを最終的に
すべて除去する必要はなく、コンタクトホール等必要な
領域のみエッチングすれば足りる。ＳｉＮ膜等の熱処理
保護膜を用いた場合には、この後の工程で、ＳｉＮ膜等
より成る熱処理保護膜１４ａ上に適宜他の熱処理保護膜
や絶縁膜等が形成され、また、配線等が適宜形成され
る。

【００５０】こうして本実施形態による半導体装置の製
造方法が製造される。

【００５１】このように、本実施形態によれば、庇型の
開口部を有するフォトレジストマスクを用いるので、所
望の形状のゲート電極を形成することができ、半導体装
置の製造歩留りを向上することができる。

【００５２】また、本実施形態によれば、熱処理保護膜
の材料としてＳｉＮ膜を用いるので、必ずしも熱処理保
護膜をすべて除去する必要がなく、製造工程を簡略化す
ることができる。

【００５３】［第３実施形態］本発明の第３実施形態に
よる半導体装置の製造方法を図５及び図６を用いて説明
する。図５及び図６は、本実施形態による半導体装置の
製造方法を示す工程断面図である。図１乃至図４に示す
第１又は第２実施形態による半導体装置の製造方法と同
一の構成要素には、同一の符号を付して説明を省略また
は簡潔にする。

【００５４】まず、図５（ａ）に示す活性層１２を形成
する工程までは、図１（ａ）に示す第１実施形態による
半導体装置の製造方法と同様であるので説明を省略す
る。

【００５５】次に、全面に、膜厚０．４μｍのＷＳｉ膜
より成る導電膜を形成する。次に、フォトリソグラフィ
技術により、導電膜をゲート電極の形状にパターニング
する。導電膜をパターニングする際には、ドライエッチ
ングを用いることができる。これにより、導電膜より成
るゲート電極３２が形成される。

【００５６】第１及び第２実施形態では、熱処理保護膜
１４、１４ａを形成した後に熱処理保護膜１４、１４ａ
をエッチングして開口部を形成し、この開口部にゲート
電極２２を形成していた。このため、熱処理保護膜１
４、１４ａをエッチングして開口部を形成する際に、半
絶縁性ＧａＡｓ基板１０の表面にダメージが加わる場合
があった。これに対し、本実施形態では、熱処理保護膜
を形成する前にゲート電極３２を形成するので、ゲート
電極３２の下の半絶縁性ＧａＡｓ基板１０表面にダメー
ジが加わることがなく、ゲート電極３２と半絶縁性Ｇａ
Ａｓ基板１０との間に、良好なショットキー界面を形成
することができる。

【００５７】次に、スパッタ法により、膜厚０．１μｍ
のＡｌＮ膜より成る熱処理保護膜１４を形成する。次
に、スピンコート法により、膜厚０．８μｍのフォトレ
ジスト膜３４を形成する（図５（ｂ）参照）。

【００５８】次に、面内均一性が例えば５％以下となる
酸素アッシング条件により、フォトレジスト膜３４をエ
ッチングし、フォトレジスト膜３４の膜厚を薄くする。
これにより、ゲート電極３２が形成されていない領域の
熱処理保護膜１４上に、フォトレジスト膜３４より成
り、膜厚の薄いフォトレジストマスク３６が形成され
る。フォトレジストマスク３６の膜厚は、例えば１００
ｎｍ程度とすればよい。こうして、ゲート電極３２の上
面と側面の熱処理保護膜１４が、フォトレジストマスク
３６から露出することとなる（図５（ｃ）参照）。

【００５９】次に、フォトレジストマスク３６をマスク
として、ゲート電極３２の上面と側面の熱処理保護膜１
４をエッチングする。エッチング条件としては、半絶縁
性ＧａＡｓ基板１０やゲート電極３２をエッチングして
しまうことがないような条件とする必要があり、例えば
６５℃の燐酸液等を用いることができる。これにより、
半絶縁性ＧａＡｓ基板１０やゲート電極３２がエッチン
グされてしまうことなく、ゲート電極３２の上面及び側
面の熱処理保護膜１４がエッチングされる（図６（ａ）
参照）。

【００６０】次に、フォトレジスト膜３６を除去する。

【００６１】次に、イオン注入法により、ゲート電極３
２に自己整合で、半絶縁性ＧａＡｓ基板１０にｎ形の不
純物を導入し、これによりソース／ドレイン拡散層２４
を形成する。

【００６２】次に、高温の熱処理を行い、半絶縁性Ｇａ
Ａｓ基板１０中に導入された不純物を活性化する（図６
（ｂ）参照）。

【００６３】このように、本実施形態によれば、熱処理
保護膜を形成する前にゲート電極を形成するので、ゲー
ト電極と半絶縁性ＧａＡｓ基板との界面にダメージが加
わるのを防止することができ、ゲート電極と半絶縁性Ｇ
ａＡｓ基板との間で良好なショットキー界面を形成する
ことができる。

【００６４】［第４実施形態］本発明の第４実施形態に
よる半導体装置の製造方法を図７及び図８を用いて説明
する。図７及び図８は、本実施形態による半導体装置の
製造方法を示す工程断面図である。図１乃至図６に示す
第１乃至第３実施形態による半導体装置の製造方法と同
一の構成要素には、同一の符号を付して説明を省略また
は簡潔にする。

【００６５】まず、図７（ａ）及び図７（ｂ）に示す熱
処理保護膜１４を形成する工程までは、図５（ａ）及び
図５（ｂ）に示す第３実施形態による半導体装置の製造
方法と同様であるので説明を省略する。

【００６６】次に、スピンコート法により、膜厚０．８
μｍのフォトレジスト膜３８を形成する（図７（ｃ）参
照）。

【００６７】次に、フォトレジスト膜３８の下部が感光
しない程度の露光量で露光を行い、この後、フォトレジ
スト膜３８を現像する。フォトレジスト膜３８の下部は
感光していないため、熱処理保護膜の表面には薄いフォ
トレジスト膜が残り、この薄いフォトレジスト膜により
フォトレジストマスク４０が構成される。現像液として
は、ＴＭＡＨを含む現像液を用いることができる。ＴＭ
ＡＨを含む現像液はＡｌＮ膜をも溶かす性質があるの
で、フォトレジスト膜３８を現像する際に、フォトレジ
スト膜３８のみならずゲート電極３２の上面及び側面の
熱処理保護膜１４もが同一工程でエッチングされる。な
お、フォトレジストマスク４０の膜厚の制御を容易にす
るためには、フォトレジスト膜３８の感度を低くし、現
像速度を遅くすることが有効である。フォトレジスト膜
３８の感度を低くするためには、露光前に１３０℃〜１
４０℃程度の温度でフォトレジスト膜３８を熱処理すれ
ばよい。

【００６８】このように、本実施形態によれば、フォト
レジスト膜の下部が感光しない程度の露光量でフォトレ
ジスト膜を露光することにより、薄いフォトレジストマ
スクを形成するので、第３実施形態に比べて簡便な工程
で半導体装置を製造することができる。従って、本実施
形態によれば、製造コストの削減を図ることができる。

【００６９】［変形実施形態］本発明は上記実施形態に
限らず種々の変形が可能である。

【００７０】例えば、第１実施形態では、フォトレジス
ト膜を現像する工程で熱処理保護膜をもエッチングした
が、熱処理保護膜のエッチングはフォトレジスト膜の現
像と同じ工程で行わなくてもよい。例えば、フォトレジ
スト膜を現像してフォトレジストマスクを形成し、この
後の工程で、フォトレジストマスクをマスクとしてドラ
イエッチング等により熱処理保護膜をエッチングしても
よい。

【００７１】また、第１乃至第４実施形態では、半絶縁
性ＧａＡｓ基板を用いたが、半絶縁性ＧａＡｓ基板のみ
ならず、あらゆる基板を用いる場合に適用することがで
きる。

【００７２】また、第１乃至第４実施形態では、ゲート
電極の材料としてＷＳｉを用いたが、ゲート電極の材料
はＷＳｉに限定されるものではなく、ＴｉＷ、ＷＳｉ
Ｎ、ＷＮ、又はＴｉＷＮ等、あらゆる高融点金属を用い
ることができる。また、ゲート電極の材料としてＡｌ等
を用いる場合にも適用することができる。

【００７３】また、第１乃至第４実施形態では、電界効
果トランジスタのゲート電極に適用する場合を例に説明
したが、電界効果トランジスタのゲート電極のみなら
ず、基板と電極との間に良好な界面を形成することが必
要なあらゆる半導体装置の電極、例えばショットキーダ
イオードの電極等に適用することができる。

【００７４】また、第１、第２及び第４実施形態では、
熱処理保護膜としてＡｌＮ膜を用いたが、熱処理保護膜
はＡｌＮ膜に限定されるものではなく、例えばＳｉＮ
膜、ＳｉＯ₂膜、ＳｉＯＮ膜等、あらゆる熱処理保護膜
を用いることができる。

【００７５】また、第３実施形態では、熱処理保護膜と
してＳｉＮ膜を用いたが、熱処理保護膜はＳｉＮ膜に限
定されるものではなく、例えばＡｌＮ膜、ＳｉＯ₂膜、
ＳｉＯＮ膜等あらゆる熱処理保護膜を用いることができ
る。

【００７６】また、第１乃至第４実施形態では、フォト
レジスト膜よりなるフォトレジストマスクを用いたが、
マスクの材料はフォトレジスト膜に限定されるものでは
なく、あらゆる有機膜や無機膜等を適宜用いることがで
きる。

【００７７】

【発明の効果】以上の通り、本発明によれば、ゲート電
極の側面に熱処理保護膜が形成されていない状態で、不
純物を活性化するための高温の熱処理を行うので、半絶
縁性ＧａＡｓ基板の表面に結晶の歪みが生じるのを抑制
することができる。従って、微細な半導体装置を製造す
る場合であっても、良好な電気的特性を得ることができ
る。

【図面の簡単な説明】

【図１】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。

【図２】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。

【図３】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。

【図４】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。

【図５】本発明の第３実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。

【図６】本発明の第３実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。

【図７】本発明の第４実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。

【図８】本発明の第４実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。

【図９】従来の半導体装置の製造方法を示す工程断面図
（その１）である。

【図１０】従来の半導体装置の製造方法を示す工程断面
図（その２）である。

【図１１】高温の熱処理により加わるストレスを示す従
来の半導体装置の断面図である。

【符号の説明】

１０…半絶縁性ＧａＡｓ基板 １２…活性層 １４…熱処理保護膜 １４ａ…熱処理保護膜 １６…フォトレジストマスク １８…開口部 ２０…導電膜 ２２…ゲート電極 ２４…ソース／ドレイン拡散層 ２６…フォトレジストマスク ２６ａ…フォトレジスト膜 ２６ｂ…フォトレジスト膜 ２８…開口部 ２８ａ…開口部 ２８ｂ…開口部 ３０…開口部 ３２…ゲート電極 ３４…フォトレジスト膜 ３６…フォトレジストマスク ３８…フォトレジスト膜 ４０…フォトレジストマスク １１０…半絶縁性ＧａＡｓ基板 １１２…活性層 １１４…熱処理保護膜 １１５…領域 １２０…導電膜 １２１…フォトレジストマスク １２２…ゲート電極 １２４…ソース／ドレイン拡散層 １２５…オーミック電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/329 Ｆターム(参考） 4M104 AA05 BB13 BB28 BB33 CC03 DD08 DD09 DD15 DD17 DD18 DD37 DD65 DD68 GG03 GG12 HH20 5F102 GB01 GC01 GD01 GJ05 GL05 GT03 GT05 GV05 GV07 GV08 HA02 HC07 HC11 HC15 HC19 HC21 HC29

Claims (11)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に電極と保護膜とを形成す
   る工程と、 熱処理を行う工程とを有し、 前記熱処理を行う工程では、前記電極の側面に前記保護
   膜が形成されていない状態で熱処理を行うことを特徴と
   する半導体装置の製造方法。
2. 【請求項２】 半導体基板上に保護膜を形成する工程
   と、 前記保護膜上に、第１の開口部が形成された第１の膜を
   形成する工程と、 前記第１の膜をマスクとして前記第１の開口部下の前記
   保護膜をエッチングし、前記保護膜に、前記半導体基板
   に達する第２の開口部を形成する工程と、 前記第２の開口部が形成された領域の前記半導体基板
   上、及び前記第１の膜上に、導電膜を形成する工程と、 前記第１の膜上の前記導電膜を前記第１の膜とともに除
   去し、前記第２の開口部が形成された領域の前記半導体
   基板上に前記導電膜より成る電極を形成する工程と、 熱処理を行う工程とを有することを特徴とする半導体装
   置の製造方法。
3. 【請求項３】 半導体基板上に保護膜を形成する工程
   と、 前記保護膜上に第１のレジスト膜を形成する工程と、 前記第１のレジスト膜を露光する工程と、 前記第１のレジスト膜を現像する際に前記保護膜をもエ
   ッチングし、前記第１のレジスト膜及び前記保護膜に前
   記半導体基板に達する第３の開口部を形成する工程と、 前記第３の開口部が形成された領域の前記半導体基板
   上、及び前記第１のレジスト膜上に、導電膜を形成する
   工程と、 前記第１のレジスト膜上の前記導電膜を前記第１のレジ
   スト膜とともに除去し、前記第３の開口部が形成された
   領域の前記半導体基板上に前記導電膜より成る電極を形
   成する工程と、 熱処理を行う工程とを有することを特徴とする半導体装
   置の製造方法。
4. 【請求項４】 半導体基板上に保護膜を形成する工程
   と、 前記保護膜上に第２のレジスト膜を形成する工程と、 前記第２のレジスト膜上に前記第２のレジスト膜と異な
   る露光感度の第３のレジスト膜を形成する工程と、 前記第３のレジスト膜の第１の領域に第４の開口部を形
   成し、前記第１の領域を含む第２の領域の前記第２のレ
   ジスト膜に第５の開口部を形成する工程と、 前記第３のレジスト膜をマスクとして前記第５の開口部
   下の前記保護膜をエッチングし、前記保護膜に、前記半
   導体基板に達する第６の開口部を形成する工程と、 前記第６の開口部が形成された領域の前記半導体基板
   上、及び前記第３のレジスト膜上に、導電膜を形成する
   工程と、 前記第３のレジスト膜上の前記導電膜を前記第２のレジ
   スト膜及び第３のレジスト膜とともに除去し、前記第６
   の開口部が形成された領域の前記半導体基板上に前記導
   電膜より成る電極を形成する工程と、 熱処理を行う工程とを有することを特徴とする半導体装
   置の製造方法。
5. 【請求項５】 半導体基板上に電極を形成する工程と、 前記電極が形成された前記半導体基板上に、保護膜を形
   成する工程と、 前記保護膜上に、第２の膜を形成する工程と、 前記第２の膜の表面を除去することにより前記第２の膜
   を薄くし、前記電極の側面に形成された前記保護膜を露
   出する工程と、 前記電極の側面に形成された前記保護膜をエッチングす
   る工程と、 熱処理を行う工程とを有することを特徴とする半導体装
   置の製造方法。
6. 【請求項６】 請求項５記載の半導体装置の製造方法に
   おいて、 前記第２の膜は、レジスト膜であり、 前記保護膜を露出する工程では、酸素を用いたアッシン
   グにより前記第２の膜の表面を除去することを特徴とす
   る半導体装置の製造方法。
7. 【請求項７】 半導体基板上に電極を形成する工程と、 前記電極が形成された前記半導体基板上に、保護膜を形
   成する工程と、 前記保護膜上に、第４のレジスト膜を形成する工程と、 前記第４のレジスト膜の下層部を除く領域が感光するよ
   うに、前記第４のレジスト膜を露光する工程と、 前記第４のレジスト膜を現像して前記第４のレジスト膜
   の前記下層部を除く領域を除去する際に、前記電極の側
   面に形成された前記保護膜をもエッチングする工程と、 熱処理を行う工程とを有することを特徴とする半導体装
   置の製造方法。
8. 【請求項８】 請求項７記載の半導体装置の製造方法に
   おいて、 前記第４のレジスト膜を形成する工程後、前記第４のレ
   ジスト膜を露光する工程前に、前記第４のレジスト膜の
   エッチング速度を遅くするための熱処理を行う工程を更
   に有することを特徴とする半導体装置の製造方法。
9. 【請求項９】 請求項１乃至８のいずれか１項に記載の
   半導体装置の製造方法において、 前記電極は、ゲート電極又はショットキダイオード用の
   電極であることを特徴とする半導体装置の製造方法。
10. 【請求項１０】 請求項１乃至９のいずれか１項に記載
    の半導体装置の製造方法において、 前記保護膜は、ＡｌＮ膜、ＳｉＯ₂膜、ＳｉＮ膜、又は
    ＳｉＯＮ膜であることを特徴とする半導体装置の製造方
    法。
11. 【請求項１１】 半導体基板上に形成された電極と、 前記電極の側面を除く領域の前記半導体基板上に形成さ
    れた保護膜とを有することを特徴とする半導体装置。