JP3099874B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にＧａＡｓなどの化合物半導体層
を動作層に用いたリセスを有する高出力電界効果トラン
ジスタのゲート電極構造およびその製造方法に関するも
のである。
の製造方法に関し、特にＧａＡｓなどの化合物半導体層
を動作層に用いたリセスを有する高出力電界効果トラン
ジスタのゲート電極構造およびその製造方法に関するも
のである。
【０００２】
【従来の技術】ＧａＡｓを動作層とする高出力の電界効
果トランジスタ（以下、ＦＥＴと記す）においては、熱
的安定性向上あるいは信頼性向上のためにゲート金属に
ＷＳｉなどの高融点金属シリサイドが用いられる。また
高融点金属シリサイドだけではゲート抵抗が増大すると
いう問題があるため、Ａｕなどの低抵抗金属を上層に形
成する構造が用いられる。さらに、寄生抵抗の低減とド
レイン耐圧の向上を目的として１段ないし２段のリセス
構造が採用される。
果トランジスタ（以下、ＦＥＴと記す）においては、熱
的安定性向上あるいは信頼性向上のためにゲート金属に
ＷＳｉなどの高融点金属シリサイドが用いられる。また
高融点金属シリサイドだけではゲート抵抗が増大すると
いう問題があるため、Ａｕなどの低抵抗金属を上層に形
成する構造が用いられる。さらに、寄生抵抗の低減とド
レイン耐圧の向上を目的として１段ないし２段のリセス
構造が採用される。
【０００３】図６（ａ）は、この種従来の半導体装置の
構造を示す断面図である。同図に示されるように、１は
半絶縁性ＧａＡｓ基板、２は、半絶縁性ＧａＡｓ基板１
上にイオン注入法あるいはエピタキシャル成長法により
形成されたＧａＡｓ動作層、３はＣＶＤＳｉＯ2 膜など
からなりゲート部に開口を有する絶縁膜、４は絶縁膜３
をマスクとしたエッチングにより形成されたリセス、５
はスパッタ法などにより形成されたＷＳｉ層、７はＡｕ
層、８はゲート電極である。この構造では、ショットキ
ー接合部はＷＳｉで形成されているため、熱的安定性に
優れ、高出力ＦＥＴのゲートとして十分な信頼度を有す
る。また、Ａｕを上層に形成しているためゲート抵抗が
小さく良好な高周波特性が得られる。なお、ＷＳｉ層と
Ａｕ層とを含むゲート電極を有するＦＥＴは、例えば特
開平８−９７２３６号公報などにより公知となってい
る。
構造を示す断面図である。同図に示されるように、１は
半絶縁性ＧａＡｓ基板、２は、半絶縁性ＧａＡｓ基板１
上にイオン注入法あるいはエピタキシャル成長法により
形成されたＧａＡｓ動作層、３はＣＶＤＳｉＯ2 膜など
からなりゲート部に開口を有する絶縁膜、４は絶縁膜３
をマスクとしたエッチングにより形成されたリセス、５
はスパッタ法などにより形成されたＷＳｉ層、７はＡｕ
層、８はゲート電極である。この構造では、ショットキ
ー接合部はＷＳｉで形成されているため、熱的安定性に
優れ、高出力ＦＥＴのゲートとして十分な信頼度を有す
る。また、Ａｕを上層に形成しているためゲート抵抗が
小さく良好な高周波特性が得られる。なお、ＷＳｉ層と
Ａｕ層とを含むゲート電極を有するＦＥＴは、例えば特
開平８−９７２３６号公報などにより公知となってい
る。
【０００４】
【発明が解決しようとする課題】上述した従来のＦＥＴ
では、リセス部が絶縁膜３に対してアンダーカットされ
て形成され、さらにＷＳｉ層が表面被覆性のよくないス
パッタ法により形成されるため、図６（ｂ）に示される
ように、リセス内のＷＳｉ層の屈曲部に間隙１２が生じ
やすい。ＧａＡｓＦＥＴでは通常ＧａＡｓ表面はＳｉＯ
2 やＳｉＮなどの保護膜あるいは電極金属に覆われるた
め表面が露出することはないが、上記のようなＷＳｉの
屈曲部に生じる間隙においてはＧａＡｓ表面が部分的に
露出する。この露出したＧａＡｓ表面には大量の表面準
位が形成されるがそれらの多くは深い準位であり、電子
トラップあるいはホールトラップとして働く場合には、
ＦＥＴの入力信号によってトラップの充放電が起こるた
めにＦＥＴ特性の変動が生じる。特に顕著な現象として
ドレイン電流−電圧特性にヒステリシスの発生あるいは
ゲート・ドレイン間耐圧の時間的な変動があり、素子の
高周波特性が不安定になる。
では、リセス部が絶縁膜３に対してアンダーカットされ
て形成され、さらにＷＳｉ層が表面被覆性のよくないス
パッタ法により形成されるため、図６（ｂ）に示される
ように、リセス内のＷＳｉ層の屈曲部に間隙１２が生じ
やすい。ＧａＡｓＦＥＴでは通常ＧａＡｓ表面はＳｉＯ
2 やＳｉＮなどの保護膜あるいは電極金属に覆われるた
め表面が露出することはないが、上記のようなＷＳｉの
屈曲部に生じる間隙においてはＧａＡｓ表面が部分的に
露出する。この露出したＧａＡｓ表面には大量の表面準
位が形成されるがそれらの多くは深い準位であり、電子
トラップあるいはホールトラップとして働く場合には、
ＦＥＴの入力信号によってトラップの充放電が起こるた
めにＦＥＴ特性の変動が生じる。特に顕著な現象として
ドレイン電流−電圧特性にヒステリシスの発生あるいは
ゲート・ドレイン間耐圧の時間的な変動があり、素子の
高周波特性が不安定になる。
【０００５】また、ゲート抵抗低減のために上層にＡｕ
等の低抵抗金属を形成した場合、高温で長時間保管する
ことによりＷＳｉの間隙部を通ってＧａＡｓ表面に達し
たＡｕがＧａＡｓ内部に拡散し、ショットキー特性の劣
化、しきい値電圧の変動およびゲート・ドレイン間耐圧
の劣化などの好ましくない現象が起こり、素子の安定動
作が妨げられる。したがって、本発明の解決すべき課題
は、ショットキーゲートを構成する金属膜に間隙が生じ
ることがあっても、これに起因する特性劣化、特性変動
を防止することができるようにして、十分な信頼度を有
するＦＥＴを提供できるようにすることである。
等の低抵抗金属を形成した場合、高温で長時間保管する
ことによりＷＳｉの間隙部を通ってＧａＡｓ表面に達し
たＡｕがＧａＡｓ内部に拡散し、ショットキー特性の劣
化、しきい値電圧の変動およびゲート・ドレイン間耐圧
の劣化などの好ましくない現象が起こり、素子の安定動
作が妨げられる。したがって、本発明の解決すべき課題
は、ショットキーゲートを構成する金属膜に間隙が生じ
ることがあっても、これに起因する特性劣化、特性変動
を防止することができるようにして、十分な信頼度を有
するＦＥＴを提供できるようにすることである。
【０００６】
【課題を解決するための手段】上記の課題を解決するた
め、本発明によれば、半導体動作層上に絶縁膜が形成さ
れ該絶縁膜の開口部の前記半導体動作層上に上面の面積
が前記開口部の面積より大きいリセスが形成され、該リ
セス上にショットキー接合形成材料と低抵抗金属材料と
からなるゲート電極が形成されている半導体装置におい
て、ショットキー接合形成材料層の屈曲部に形成された
間隙のみがＳＯＧ膜若しくはＣＶＤＳｉＯ2 膜およびＳ
ＯＧ膜からなる２層膜により埋め込まれていることを特
徴とする半導体装置、が提供される。
め、本発明によれば、半導体動作層上に絶縁膜が形成さ
れ該絶縁膜の開口部の前記半導体動作層上に上面の面積
が前記開口部の面積より大きいリセスが形成され、該リ
セス上にショットキー接合形成材料と低抵抗金属材料と
からなるゲート電極が形成されている半導体装置におい
て、ショットキー接合形成材料層の屈曲部に形成された
間隙のみがＳＯＧ膜若しくはＣＶＤＳｉＯ2 膜およびＳ
ＯＧ膜からなる２層膜により埋め込まれていることを特
徴とする半導体装置、が提供される。
【０００７】また、本発明によれば、（１）半導体動作
層上に絶縁膜を形成し、該絶縁膜を選択的にエッチング
して該絶縁膜に前記半導体動作層の表面を露出させる開
口部を形成する工程と、（２）前記絶縁膜をマスクとし
て前記半導体動作層を選択的にエッチングして半導体動
作層の表面にリセスを形成する工程と、（３）リセス内
を含む全面にショットキー接合形成材料層を被着する工
程と、（４）ＳＯＧ膜形成材料を塗布し焼成してＳＯＧ
膜を形成した後、これをエッチバックしてショットキー
接合形成材料層の屈曲部に生じた間隙部をＳＯＧ膜によ
り埋め込む工程と、（５）全面に低抵抗金属膜を被着
し、該低抵抗金属膜およびショットキー接合形成材料層
とをパターニングして前記リセス上にゲート電極を形成
する工程と、を含むことを特徴とする半導体装置の製造
方法、が提供される。
層上に絶縁膜を形成し、該絶縁膜を選択的にエッチング
して該絶縁膜に前記半導体動作層の表面を露出させる開
口部を形成する工程と、（２）前記絶縁膜をマスクとし
て前記半導体動作層を選択的にエッチングして半導体動
作層の表面にリセスを形成する工程と、（３）リセス内
を含む全面にショットキー接合形成材料層を被着する工
程と、（４）ＳＯＧ膜形成材料を塗布し焼成してＳＯＧ
膜を形成した後、これをエッチバックしてショットキー
接合形成材料層の屈曲部に生じた間隙部をＳＯＧ膜によ
り埋め込む工程と、（５）全面に低抵抗金属膜を被着
し、該低抵抗金属膜およびショットキー接合形成材料層
とをパターニングして前記リセス上にゲート電極を形成
する工程と、を含むことを特徴とする半導体装置の製造
方法、が提供される。
【０００８】
【発明の実施の形態】図１は、本発明の実施の形態を説
明するための半導体装置の断面図である。図１に示すよ
うに、半絶縁性ＧａＡｓ基板１上には、ＧａＡｓ動作層
２がイオン注入法あるいはＭＢＥ（分子線エピタキシャ
ル成長）法、ＭＯＣＶＤ（有機金属気相成長）法などの
エピタキシャル成長法を用いて形成されており、この動
作層２上にはＣＶＤＳｉＯ2 膜などからなる絶縁膜３が
形成されている。ゲート部上の絶縁膜３は選択的にエッ
チング除去されており、その開口部下のＧａＡｓ動作層
２の表面にはリセス４が形成されている。このリセス部
上には、ＧａＡｓとショットキー接合を形成するＷＳｉ
層５が形成され、このＷＳｉ層５の上層にはゲート抵抗
低減のためにＡｕ層７がスパッタ法により形成されてい
る。ここで、リセス部のＷＳｉ層５の屈曲部に生じる間
隙部には、シリコン化合物溶液のスピン塗布、焼成によ
り形成したシリコン酸化膜、すなわちＳＯＧ膜６が埋め
込まれている。
明するための半導体装置の断面図である。図１に示すよ
うに、半絶縁性ＧａＡｓ基板１上には、ＧａＡｓ動作層
２がイオン注入法あるいはＭＢＥ（分子線エピタキシャ
ル成長）法、ＭＯＣＶＤ（有機金属気相成長）法などの
エピタキシャル成長法を用いて形成されており、この動
作層２上にはＣＶＤＳｉＯ2 膜などからなる絶縁膜３が
形成されている。ゲート部上の絶縁膜３は選択的にエッ
チング除去されており、その開口部下のＧａＡｓ動作層
２の表面にはリセス４が形成されている。このリセス部
上には、ＧａＡｓとショットキー接合を形成するＷＳｉ
層５が形成され、このＷＳｉ層５の上層にはゲート抵抗
低減のためにＡｕ層７がスパッタ法により形成されてい
る。ここで、リセス部のＷＳｉ層５の屈曲部に生じる間
隙部には、シリコン化合物溶液のスピン塗布、焼成によ
り形成したシリコン酸化膜、すなわちＳＯＧ膜６が埋め
込まれている。
【０００９】［作用］本発明によれば、リセス部のＷＳ
ｉ層の屈曲部に形成された間隙部はＳＯＧ膜によって埋
め込まれる。そのため、ＧａＡｓの表面がＳｉＯ2 膜に
より保護されることになり、その表面は安定化される。
これにより界面トラップの充放電に起因するＦＥＴ特性
の変動は抑制される。また、ＡｕとＧａＡｓとの間にＳ
ＯＧ膜が介在することにより、長時間高温雰囲気にさら
されることがあっても、ＡｕがＷＳｉの間隙部よりＧａ
Ａｓ中に拡散することがなくなり、ショットキー特性の
劣化あるいはしきい値電圧の変動は抑制され、動作の安
定化とデバイスの信頼度の向上を図ることができる。
ｉ層の屈曲部に形成された間隙部はＳＯＧ膜によって埋
め込まれる。そのため、ＧａＡｓの表面がＳｉＯ2 膜に
より保護されることになり、その表面は安定化される。
これにより界面トラップの充放電に起因するＦＥＴ特性
の変動は抑制される。また、ＡｕとＧａＡｓとの間にＳ
ＯＧ膜が介在することにより、長時間高温雰囲気にさら
されることがあっても、ＡｕがＷＳｉの間隙部よりＧａ
Ａｓ中に拡散することがなくなり、ショットキー特性の
劣化あるいはしきい値電圧の変動は抑制され、動作の安
定化とデバイスの信頼度の向上を図ることができる。
【００１０】図２は、本発明によるＦＥＴを高温（３０
０℃）雰囲気中に放置した場合のしきい値電圧Ｖｔの経
時変化を、従来例の場合と対比して示したグラフであ
る。従来構造のＦＥＴでは数１０時間でしきい値が変動
するのに対して、本発明によるＦＥＴではほとんど変動
せず、安定な特性が得られている。
０℃）雰囲気中に放置した場合のしきい値電圧Ｖｔの経
時変化を、従来例の場合と対比して示したグラフであ
る。従来構造のＦＥＴでは数１０時間でしきい値が変動
するのに対して、本発明によるＦＥＴではほとんど変動
せず、安定な特性が得られている。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図３（ａ）〜（ｄ）および図４（ｅ）
〜（ｇ）は、本発明の第１の実施例の製造方法を説明す
るための工程順の断面図である。まず、図３（ａ）に示
すように、半絶縁性ＧａＡｓ基板１上にＭＯＣＶＤ法に
よりＧａＡｓ動作層２を設け、その上にゲート形成部に
開口を有するフォトレジスト膜９を形成した後、例えば
硫酸、過酸化水素水の混合液等のエッチャントを用いて
ＧａＡｓを選択的にエッチングしてＧａＡｓ動作層２の
表面に第１のリセス４ａを形成する。ここでリセス深さ
およびリセス幅は求められるＦＥＴの特性を満足するよ
うに、適当な範囲を選択する。次に、図３（ｂ）に示す
ように、フォトレジスト膜９を除去した後、熱ＣＶＤ法
を用いて全面にＳｉＯ2 を膜厚５００ｎｍに堆積して絶
縁膜３を形成する。次に、フォトリソグラフィ法および
ＣＦ4 ガスを用いた反応性ドライエッチングにより絶縁
膜３を選択的にエッチングして、図３（ｃ）に示すよう
に、開口部１０を形成する。
て説明する。 ［第１の実施例］図３（ａ）〜（ｄ）および図４（ｅ）
〜（ｇ）は、本発明の第１の実施例の製造方法を説明す
るための工程順の断面図である。まず、図３（ａ）に示
すように、半絶縁性ＧａＡｓ基板１上にＭＯＣＶＤ法に
よりＧａＡｓ動作層２を設け、その上にゲート形成部に
開口を有するフォトレジスト膜９を形成した後、例えば
硫酸、過酸化水素水の混合液等のエッチャントを用いて
ＧａＡｓを選択的にエッチングしてＧａＡｓ動作層２の
表面に第１のリセス４ａを形成する。ここでリセス深さ
およびリセス幅は求められるＦＥＴの特性を満足するよ
うに、適当な範囲を選択する。次に、図３（ｂ）に示す
ように、フォトレジスト膜９を除去した後、熱ＣＶＤ法
を用いて全面にＳｉＯ2 を膜厚５００ｎｍに堆積して絶
縁膜３を形成する。次に、フォトリソグラフィ法および
ＣＦ4 ガスを用いた反応性ドライエッチングにより絶縁
膜３を選択的にエッチングして、図３（ｃ）に示すよう
に、開口部１０を形成する。
【００１２】フォトレジストを除去した後、絶縁膜３を
マスクとして硫酸、過酸化水素水の混合液によるＧａＡ
ｓエッチング液を用いてＧａＡｓ動作層２をエッチング
して、第１のリセス４ａ内に深さ７０ｎｍ〜１５０ｎｍ
の第２のリセス４ｂを形成する。次に、図３（ｄ）に示
すように、全面にスパッタ法により膜厚１００ｎｍ〜３
００ｎｍのＷＳｉ層５を形成する。次に、図４（ｅ）に
示すように、全面にシリコン化合物溶液をスピン塗付し
てＳＯＧ膜６を形成する。ここでＳＯＧ膜６の膜厚はＷ
Ｓｉ層５の屈曲部に形成される間隙が埋まる程度に調整
するのであるが、通常平坦部での膜厚が５０ｎｍ〜１０
０ｎｍ程度になるように形成する。ＳＯＧ膜６の形成後
４００度〜５００度でベークして焼き締める。次に、反
応性ドライエッチング法を用いてエツチバックを行い平
坦部のＳＯＧ膜を除去する。ここでＷＳｉの間隙部に埋
め込まれたＳＯＧ膜がエッチングされないように、エッ
チング時間を調整する。次に、図４（ｆ）に示すよう
に、スパッタ法により全面にＡｕ層７を形成する。ここ
でＡｕ層の膜厚はゲート抵抗を十分低減させるために４
００ｎｍ〜７００ｎｍとする。次に、図４（ｇ）に示す
ように、フォトリソグラフィ法により開口部より０・５
〜１μｍ広くなるようにフォトレジスト膜（図示なし）
を形成し、これをマスクにしてＡｕ層７およびＷＳｉ層
５を例えばイオンミリング法によりパターニングして
“Ｔ”字形状のゲート電極８を形成する。この後、ソー
ス電極およびドレイン電極形成領域にオーミック電極を
形成することでＦＥＴが完成する。このオーミック電極
は、図３（ａ）の工程に先立って形成しておいてもよ
い。
マスクとして硫酸、過酸化水素水の混合液によるＧａＡ
ｓエッチング液を用いてＧａＡｓ動作層２をエッチング
して、第１のリセス４ａ内に深さ７０ｎｍ〜１５０ｎｍ
の第２のリセス４ｂを形成する。次に、図３（ｄ）に示
すように、全面にスパッタ法により膜厚１００ｎｍ〜３
００ｎｍのＷＳｉ層５を形成する。次に、図４（ｅ）に
示すように、全面にシリコン化合物溶液をスピン塗付し
てＳＯＧ膜６を形成する。ここでＳＯＧ膜６の膜厚はＷ
Ｓｉ層５の屈曲部に形成される間隙が埋まる程度に調整
するのであるが、通常平坦部での膜厚が５０ｎｍ〜１０
０ｎｍ程度になるように形成する。ＳＯＧ膜６の形成後
４００度〜５００度でベークして焼き締める。次に、反
応性ドライエッチング法を用いてエツチバックを行い平
坦部のＳＯＧ膜を除去する。ここでＷＳｉの間隙部に埋
め込まれたＳＯＧ膜がエッチングされないように、エッ
チング時間を調整する。次に、図４（ｆ）に示すよう
に、スパッタ法により全面にＡｕ層７を形成する。ここ
でＡｕ層の膜厚はゲート抵抗を十分低減させるために４
００ｎｍ〜７００ｎｍとする。次に、図４（ｇ）に示す
ように、フォトリソグラフィ法により開口部より０・５
〜１μｍ広くなるようにフォトレジスト膜（図示なし）
を形成し、これをマスクにしてＡｕ層７およびＷＳｉ層
５を例えばイオンミリング法によりパターニングして
“Ｔ”字形状のゲート電極８を形成する。この後、ソー
ス電極およびドレイン電極形成領域にオーミック電極を
形成することでＦＥＴが完成する。このオーミック電極
は、図３（ａ）の工程に先立って形成しておいてもよ
い。
【００１３】［第２の実施例］次に、図５を参照して本
発明の第２の実施例について説明する。図５（ａ）〜
（ｃ）は第２の実施例を説明するための工程順断面図で
ある。第２の実施例においても、図３（ａ）〜（ｄ）に
示した工程までは第１の実施例の場合と同様の工程を経
る。図３（ｄ）の状態に加工した後、図５（ａ）に示す
ように、熱ＣＶＤ法を用いてＳｉＯ2 を堆積して膜厚３
０ｎｍ〜５０ｎｍのＣＶＤＳｉＯ2 膜１１を形成する。
次に、図５（ｂ）に示すように、全面にＳＯＧ膜形成材
料を塗布し焼成してＳＯＧ膜６を形成する。ここでＳＯ
Ｇの成膜条件は第１の実施例で用いたものと同様にす
る。その後、ＳＯＧ膜６、ＣＶＤＳｉＯ2 膜１１のエッ
チバック、Ａｕ層７の堆積、並びにＡｕ層７およびＷＳ
ｉ層５のパターニング工程を経て、第２の実施例のＦＥ
Ｔの製造工程が完了する。本実施例によれば、ＷＳｉ層
の間隙部のＧａＡｓ表面を保護する膜は通常のＣＶＤに
より形成された膜であるため、第１の実施例よりもさら
に良好な界面が得られ、安定な素子特性が得られる。
発明の第２の実施例について説明する。図５（ａ）〜
（ｃ）は第２の実施例を説明するための工程順断面図で
ある。第２の実施例においても、図３（ａ）〜（ｄ）に
示した工程までは第１の実施例の場合と同様の工程を経
る。図３（ｄ）の状態に加工した後、図５（ａ）に示す
ように、熱ＣＶＤ法を用いてＳｉＯ2 を堆積して膜厚３
０ｎｍ〜５０ｎｍのＣＶＤＳｉＯ2 膜１１を形成する。
次に、図５（ｂ）に示すように、全面にＳＯＧ膜形成材
料を塗布し焼成してＳＯＧ膜６を形成する。ここでＳＯ
Ｇの成膜条件は第１の実施例で用いたものと同様にす
る。その後、ＳＯＧ膜６、ＣＶＤＳｉＯ2 膜１１のエッ
チバック、Ａｕ層７の堆積、並びにＡｕ層７およびＷＳ
ｉ層５のパターニング工程を経て、第２の実施例のＦＥ
Ｔの製造工程が完了する。本実施例によれば、ＷＳｉ層
の間隙部のＧａＡｓ表面を保護する膜は通常のＣＶＤに
より形成された膜であるため、第１の実施例よりもさら
に良好な界面が得られ、安定な素子特性が得られる。
【００１４】
【発明の効果】以上説明したように、本発明による半導
体装置はリセス部のＷＳｉ層の屈曲部に生じる間隙をＳ
ＯＧによって埋め込んだものであるので、間隙部のＧａ
Ａｓ層表面がＳｉＯ2 膜により保護されることになり、
ＧａＡｓ動作層表面が露出することによって生じる、ド
レイン電流・電圧特性でのヒステリシスやゲート・ドレ
イン間耐圧の変動などの特性変動が抑制され、安定な素
子特性を得ることができる。また、ＷＳｉ部の間隙部に
おいてＡｕ層などの上層金属とＧａＡｓ動作層との間に
ＳｉＯ2 膜が介在することになるため、上層金属材料の
ＧａＡｓ動作層中への拡散が抑制され、長時間高温条件
下にさらされることがあってもＦＥＴ特性は変動せず長
期に安定した特性が得られる。
体装置はリセス部のＷＳｉ層の屈曲部に生じる間隙をＳ
ＯＧによって埋め込んだものであるので、間隙部のＧａ
Ａｓ層表面がＳｉＯ2 膜により保護されることになり、
ＧａＡｓ動作層表面が露出することによって生じる、ド
レイン電流・電圧特性でのヒステリシスやゲート・ドレ
イン間耐圧の変動などの特性変動が抑制され、安定な素
子特性を得ることができる。また、ＷＳｉ部の間隙部に
おいてＡｕ層などの上層金属とＧａＡｓ動作層との間に
ＳｉＯ2 膜が介在することになるため、上層金属材料の
ＧａＡｓ動作層中への拡散が抑制され、長時間高温条件
下にさらされることがあってもＦＥＴ特性は変動せず長
期に安定した特性が得られる。
【図１】 本発明の実施の形態を示す断面図。
【図２】 本発明によるＦＥＴと従来例との高温保管に
よるしきい値電圧の変化を示すグラフ。
よるしきい値電圧の変化を示すグラフ。
【図３】 本発明の第１の実施例の製造方法を説明する
ための工程順断面図の一部。
ための工程順断面図の一部。
【図４】 本発明の第１の実施例の製造方法を説明する
ための、図３の工程に続く工程での工程順断面図。
ための、図３の工程に続く工程での工程順断面図。
【図５】 本発明の第２の実施例の製造方法を説明する
ための工程順断面図。
ための工程順断面図。
【図６】 従来例の断面図。
１ 半絶縁性ＧａＡｓ基板 ２ ＧａＡｓ動作層 ３ 絶縁膜 ４ リセス ４ａ 第１のリセス ４ｂ 第２のリセス ５ ＷＳｉ層 ６ ＳＯＧ膜 ７ Ａｕ層 ８ ゲート電極 ９ フォトレジスト膜 １０ 開口部 １１ ＣＶＤＳｉＯ2 膜 １２ 間隙
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812 H01L 29/872
Claims (5)
- 【請求項１】 半導体動作層上に絶縁膜が形成され該絶
縁膜の開口部の前記半導体動作層上に上面の面積が前記
開口部の面積より大きいリセスが形成され、該リセス上
に該リセス底面全面をショットキー接合形成材料にて覆
うようにして該ショットキー接合形成材料と低抵抗金属
材料とを有するゲート電極が形成されている半導体装置
において、ショットキー接合形成材料層の屈曲部に形成
された前記リセス上端部の間隙のみがＳＯＧ膜若しくは
ＣＶＤＳｉＯ2 膜を下層膜ＳＯＧ膜を上層膜とする２層
膜により埋め込まれていることを特徴とする半導体装
置。 - 【請求項２】 前記ショットキー接合形成材料がＷＳｉ
であり、前記低抵抗金属材料がＡｕであることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 前記リセスが長底面長さのリセス内に形
成された短底面長さのリセスであることを特徴とする請
求項１記載の半導体装置。 - 【請求項４】 （１）半導体動作層上に最終的に絶縁膜
として残る絶縁膜を形成し、該絶縁膜を選択的にエッチ
ングして該絶縁膜に前記半導体動作層の表面を露出させ
る開口部を形成する工程と、 （２）前記絶縁膜をマスクとして前記半導体動作層を選
択的にエッチングして半導体動作層の表面にリセスを形
成する工程と、 （３）前記絶縁膜上およびリセス内を含む全面にショッ
トキー接合形成材料層を被着する工程と、 （４）ＳＯＧ膜形成材料を塗布し焼成してＳＯＧ膜を形
成した後、これをエッチバックしてショットキー接合形
成材料層の屈曲部に生じた間隙部のみをＳＯＧ膜により
埋め込む工程と、 （５）全面に低抵抗金属膜を被着し、該低抵抗金属膜お
よびショットキー接合形成材料層とをフォトリソグラフ
ィおよびエッチングによりパターニングして前記リセス
上にゲート電極を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項５】 （１）半導体動作層上に最終的に絶縁膜
として残る絶縁膜を形成し、該絶縁膜を選択的にエッチ
ングして該絶縁膜に前記半導体動作層の表面を露出させ
る開口部を形成する工程と、 （２）前記絶縁膜をマスクとして前記半導体動作層を選
択的にエッチングして半導体動作層の表面にリセスを形
成する工程と、 （３）前記絶縁膜上およびリセス内を含む全面にショッ
トキー接合形成材料層を被着する工程と、 （４）全面にＣＶＤ法により薄くＳｉＯ2 膜を被着する
工程と、 （５）ＳＯＧ膜形成材料を塗布し焼成してＳＯＧ膜を形
成する工程と、 （６）前記ＳＯＧ膜および前記ＳｉＯ2 膜をエッチバッ
クしてショットキー接合形成材料層の屈曲部に生じた間
隙部のみをＳｉＯ2 膜およびＳＯＧ膜により埋め込む工
程と、 （７）全面に低抵抗金属膜を被着し、該低抵抗金属膜お
よびショットキー接合形成材料層とをフォトリソグラフ
ィおよびエッチングによりパターニングして前記リセス
上にゲート電極を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08345089A JP3099874B2 (ja) | 1996-12-25 | 1996-12-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08345089A JP3099874B2 (ja) | 1996-12-25 | 1996-12-25 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189619A JPH10189619A (ja) | 1998-07-21 |
| JP3099874B2 true JP3099874B2 (ja) | 2000-10-16 |
Family
ID=18374217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08345089A Expired - Fee Related JP3099874B2 (ja) | 1996-12-25 | 1996-12-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3099874B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7263663B2 (ja) * | 2019-03-06 | 2023-04-25 | 豊田合成株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-12-25 JP JP08345089A patent/JP3099874B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10189619A (ja) | 1998-07-21 |
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