JP2940387B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2940387B2 JP6047839A JP4783994A JP2940387B2 JP 2940387 B2 JP2940387 B2 JP 2940387B2 JP 6047839 A JP6047839 A JP 6047839A JP 4783994 A JP4783994 A JP 4783994A JP 2940387 B2 JP2940387 B2 JP 2940387B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特にショットキ障壁ゲート型電介効果ト
ランジスタ(FET)及びその製造方法に関する。
【0002】
【従来の技術】マイクロ波及びミリ波帯での増幅素子と
してよく用いられている化合物半導体装置は、高出力特
性を向上させるために高ゲート耐圧が実現できるリセス
構造を用いており、その高周波特性を向上させるために
ゲート長を短縮し且つゲート電極の面積を大きくしたT
字型のゲート電極が用いられている。さらに、半導体結
晶材料に関しては、半絶縁性砒化ガリウム(GaAs)
基板上に砒化アルミニウムガリウム(AlGaAs)/
GaAsまたは、AlGaAs/砒化インジウムガリウ
ム(InAlGaAs)/GaAs、などを成長したヘ
テロ接合が用いられている。この結晶材料では、ヘテロ
接合選択ドーピングと電子の2次元状態化により、高移
動度が実現される。
【0003】従来から用いられている、上記リセス構造
及びヘテロ接合の結晶材料を電界効果トランジスタの断
面図を図2及び図3に示す。ここで、図2はT字型ゲー
ト電極頭部の“ひさし”の張り出し部分下の酸化膜を残
した構造の半導体装置の断面図で、(1)はGaAs基
板、(2)はノンドープGaAs層、(3)はn型Al
GaAs層、(4)はn型GaAs層、(6)はリセ
ス、(8)はWSi膜、(9)はTiN・Pt・Au
膜、(10)はソース電極、(11)はドレイン電極及
び(12)はSiO2膜である。図3ではその酸化膜
(SiO2)を除去した構造の半導体装置の断面図であ
る。酸化膜を除去した構造では、ゲート・ドレイン間及
びゲート・ソース間の容量が低減できるため、FETの
最大有効電力利得が増大し、高周波特性を向上する利点
がある。
【0004】上記リセス構造を用いたT字型ゲート電極
化合物半導体装置の製造法の従来例について説明する。
まず、第1の従来例を図6及び図7を用いて説明する。
不純物をドーピングした層を有するGaAs基板(1)
に、フォトレジストなどをマスクとして、エッチングを
行い、リセス(6)を形成する(図6(A))。その上
にLPCVD法により、3000Åの酸化シリコン膜
(12)を成膜し、CHF3、CF4、SF6ガスなどを
用いて酸化シリコン膜(12)をドライエッチングし、
ゲート開口を形成する(図6(B))。
【0005】次に、ゲート電極の一部となるタングステ
ンシリサイド(WSi)膜1000〜2000Å、窒化
チタン(TiN)500〜2000Å、白金(Pt)1
00〜500Å及び金(Au)3000〜5000Å
を、蒸着法またはスパッタ法にて順次積層成膜した後、
ドライエッチングやイオンミリングなどを用いて、T字
型ゲート電極(WSi2膜(8)、TiN・Pt・Au
膜(9))を得る(図6(C))。その後、ソース電極
及びドレイン電極に位置するところの酸化シリコン膜を
除去し、蒸着法またはスパッタ法にてソース電極(1
0)およびドレイン電極(11)を形成する(図7
(D))。これにより、図2で示した半導体装置を得
る。さらに、酸化シリコン膜を弗酸にて除去して、図3
で示したT字型ゲート電極頭部のひさし下の酸化膜を除
去した構造を得る(図7(E))。
【0006】第2の従来例を図8及び図9を用いて説明
する。不純物をドーピングした層を有するGaAs基板
(1)上にLPCVD法により、3000Åの酸化シリ
コン膜(5)を成膜し、CHF3、CF4、またはSF6
ガスなどを用いてフォトレジストなどをマスクにして、
酸化シリコン膜(5)を選択的にドライエッチングする
(図8(A))。前記酸化シリコン膜(5)をマスクと
して、n型GaAs層(4)をエッチングして、リセス
(6)を形成する(図8(B))。次に、ゲート電極と
なるWSi膜(8)を蒸着法またはスパッタ法にて成膜
する(図8(C))。その上にTiN・Pt・Au膜
(9)を、蒸着法またはスパッタ法にて順次積層成膜し
た後、ドライエッチングやイオンミリングなどを用い
て、T字型ゲート電極を得る(図9(D))。その後、
酸化シリコン膜(5)を弗酸にて除去し(図9
(E))、ソース電極(10)およびドレイン電極(1
1)を形成する(図9(F))。上記のような方法によ
り、リセス構造を用いたT字型ゲート電極化合物半導体
装置を製造していた。
【0007】
【発明が解決しようとする課題】上述した従来の化合物
半導体装置のうち、T字型ゲート電極下の酸化膜を除去
しない構造(図2)では、上述したようにゲート・ドレ
イン間及びゲート・ソース間に酸化膜が存在するため、
ゲート・ドレイン間の容量が増大し、FETの最大有効
電力利得が低下し、高周波特性が低くなる問題点があ
る。一方、従来の化合物半導体装置のうち、T字型ゲー
ト電極下の酸化シリコン膜を除去した構造(図3)で
は、T字型ゲート電極下の酸化シリコン膜を弗酸にて除
去する際に、図7(E)に示すようにWSi膜(8)の
コーナー部が欠落(14)する問題点があり、さらに、
ゲート電極部と基板とに接触する金属屑(15)が付着
する問題点がある。ゲート電極に欠落が生じた場合、F
ET特性及び信頼性が劣化したり、欠落が大きい場合に
はT字型ゲート電極を支える力学的強度がなくなり、デ
バイスとして動作しなくなる。また、金属屑が付着した
場合、リーク電流が生じて耐圧劣化などのFET特性が
悪化する。
【0008】また、上述した化合物半導体装置の製造方
法の従来例1(図6及び図7)では、リセス形成用マス
クとゲート開口用マスクが異なるため、両マスク間の目
ずれが生じる場合がある。この場合、ゲート電極のリセ
ス内での位置がずれ、設計したFET特性が得られない
ため、歩留が低下する問題がある。例えば、本来リセス
の中央にゲート電極を位置する構造であったが、ドレイ
ン電極側にゲート電極がずれた場合、ゲート・ドレイン
間の容量Cgdが高くなり、かつゲート・ソース間の抵抗
sgが高くなるために、FETの最大有効電力利得が低
下し、高周波特性が悪化する。
【0009】次に、上述した化合物半導体装置の製造方
法の従来例2(図8及び図9)ではSiO2マスクの寸
法よりリセス幅の方が広く、SiO2マスク下に空隙が
あるため、WSi膜を成膜する際、底辺部と垂直部のコ
ーナーが成膜されずにマイクロクラックや“す”が生じ
てしまう。この場合、T字型ゲート電極を支える力学的
強度がなくなり、ゲート電極が倒れてしまう問題点があ
った。この問題点を解決するために、従来から様々な方
法が考案されている。まず、第1の方法として、図10
及び図11に示すように、第1のSiO2膜(5)をマ
スクとしてリセス(6)を形成(図10(A))後、第
2のSiO2膜(17)を成膜し(図10(B))、全
面をRIEなどを用いてエッチバックして(図10
(C))、サイドウォールを形成する方法が知られてい
る(例えば、特開平2−139941号「半導体装置の
製造方法」や特開昭63−174374号「電解効果型
半導体装置の製造方法」など)。ゲート長とリセス幅の
差が0.1μm未満の場合には、この方法は有効である
が、ゲート長よりもリセス幅が0.1μm以上長い場合
には、第2のSiO2膜(17)を成膜する際、底辺部
と垂直部のコーナーが成膜されず、“す”(18)が生
じてしまう(図10(C))。この場合、ゲート電極形
状が悪化し、ゲート長が設計通りに形成されない問題点
がある。
【0010】次に、第2の方法として、図12及び図1
3に示すように、SiO2膜(5)をマスクとしてリセ
ス(6)を形成(図12(A))後、フォトレジスト
(19)を塗布し(図12(B))、光露光してSiO
2マスク(5)下のみフォトレジスト(19)を残し
(図12(C))、ゲート電極を形成する方法が知られ
ている(例えば、特開平2−98146号「半導体装置
の製造方法」など)。アルミニウム(Al)などの蒸着
温度が低い金属をゲート電極に用いた場合にはこの方法
は有効である。しかし、信頼性が向上し、高温製造工程
にも耐え得る利点があることから、最近よく実用化され
ているWSi、タングステンシリサイドナイトライド
(WSiN)、タングステン(W)、モリブデン(M
o)などの高融点金属をゲート電極として用いた場合、
蒸着温度が高いためにフォトレジストが燃焼・分解する
ので、ゲート電極形状が悪化し、ゲート長が設計通りに
形成されない問題や、分解したフォトレジストからでる
カーボンにより汚染されてFET特性が劣化する問題が
生じる。
【0011】
【課題を解決するための手段】本発明は、半導体基板上
に、ソース、ドレイン、及びゲートの各電極を設けた化
合物半導体装置において、リセス構造を有し、前記ゲー
ト電極部以外の前記リセス内にポリイミドまたは酸化膜
を有し、前記ポリイミドまたは前記酸化膜が、ひさしを
有するT字型ゲート電極の下部のみに接触すし、ひさし
の張り出し部に接触しないことを特徴とする半導体装置
である。また、本発明は、半導体基板上に、ソース、ド
レイン、及びゲートの各電極を設けた化合物半導体装置
の製造方法において、半導体基板上に絶縁膜を形成した
後、前記絶縁膜に開口を形成する工程と、前記絶縁膜開
口部をマスクとして前記半導体基板を等方的なエッチン
グして、絶縁膜開口部より広い寸法のリセスを形成する
工程と、ポリイミドまたはSOGを塗布し、リセス内に
埋設した後、全面を前記絶縁膜と選択性を持たせて異方
的にエッチバックして、前記絶縁膜及び前記ポリイミド
または前記絶縁膜及び前記SOGからなる開口部を形成
する工程と、前記ポリイミドまたは前記SOGの開口部
に表出するリセス内にショットキ接合するゲート電極を
形成する工程と、前記絶縁膜を除去する工程とを、少な
くとも有することを特徴とする化合物半導体装置の製造
方法であり、ポリイミドまたはSOGの開口部に表出す
るリセス内に形成するゲート電極がショットキ接合する
ものであり、さらにまた、ポリイミドを塗布したとき、
開口部をマスクとする絶縁膜が酸化シリコン膜または窒
化シリコン膜であり、SOGを塗布したとき、開口部を
マスクとする絶縁膜が窒化シリコン膜であることを特徴
とする化合物半導体装置の製造方法である。
【0012】
【作用】本発明の半導体装置においては、リセス構造を
有し、ゲート電極部以外のリセス内にポリイミドまたは
酸化膜を有し、前記ポリイミドまたは酸化膜はゲート電
極の頭部に接触しない構造になっているもので、FET
の最大有効電力利得が向上し、高周波特性が向上する。
またT字型ゲート電極の力学的強度が向上し、倒れるこ
とがなく、さらに、ゲート電極部と基板とが接触する金
属屑の付着の問題もなく、これにより、FET特性が安
定し、信頼性が向上するものである。また、本発明の半
導体装置の製造方法においては、半導体基板上に絶縁膜
を形成した後、前記絶縁膜に開口を形成する工程と、前
記絶縁膜開口部をマスクとして前記絶縁膜下の前記半導
体基板をエッチングして、リセスを形成する工程と、ポ
リイミドまたはSOG(Spin on Glass)
を塗布した後、全面を前記絶縁膜と選択性を持たせて異
方的にエッチバックして、前記絶縁膜及び前記ポリイミ
ドまたは前記絶縁膜及び前記SOGからなる開口部を形
成する工程と、前記開口部に表出する前記リセス内にシ
ョットキ接合するゲート電極を形成する工程と、前記絶
縁膜を除去する工程とを含んで構成されているもので、
リセスとゲート電極がセルフアラインで形成でき、歩留
が向上でき、ポリイミドやSOGはリセス形成用マスク
下に入り込み、ゲート開口部の側壁に空隙が生じないた
め、ゲート電極にマイクロクラックや“す”が生じず、
ゲート長を設計通りに安定して形成でき、また、ゲート
電極の欠落が生じず、さらに、ゲート電極部とる基板間
に金属屑が付着しないため、製造時の歩留が向上し、信
頼性が向上するという作用をするものである。
【0013】
【実施例】本発明の実施例について図面を参照して説明
する。
【実施例1】図1は本発明の一実施例の半導体装置の縦
断面である。半絶縁性GaAs基板(1)上に厚さ50
00ÅのノンドープのGaAs層(2)、Siを2×1
18cm-3程度ドープした厚さ600Å程度のn型Al
GaAs層(3)、これと同程度以上にSiをドープし
た厚さ1000Å程度のn型GaAs層(4)が形成さ
れた半導体結晶材料にて、n型GaAs層(4)上にソ
ース電極(10)とドレイン電極(11)が形成されて
いる。このソース電極(10)とドレイン電極(11)
間には、n型GaAs層(4)の所定の領域に幅1.0
μm程度のリセスが形成されており、そのリセス中央に
WSi膜(8)、TiN・Pt・Au膜(9)からなる
ゲート長0.4μmのT字型ゲート電極が形成されてい
る。
【0014】上記リセス内のなかで、ゲート電極が存在
しない場所にはポリイミド膜(7)が埋め込まれてい
る。このポリイミドはn型GaAs層(4)と同等の厚
さ(1000Å)であり、T字型ゲート電極の頭部はn
型AlGaAs層表面から4000Åの高さにあるた
め、ポリイミドとT字型ゲート電極の頭部は接触せず、
空間が存在する構造になっている。なお、上記にはヘテ
ロ接合した半導体結晶材料を用い電界効果トランジスタ
にて説明したが、半絶縁性GaAs基板上に活性化した
n型GaAs層を形成した半導体材料を用いたショット
キ接合型電界効果トランジスタでも構わない。
【0015】次に、上記半導体装置の製造方法について
説明する。図4及び図5は本発明の一実施例の半導体装
置の製造方法である。まず、上記に示したようなチャネ
ル層が形成されたGaAs基板上にLPCVD法によ
り、3000Åの酸化シリコン膜(SiO2膜)(5)
を成膜する。その後、リソグラフィー技術を用いてフォ
トレジストマスクを形成し、CHF3+CF4ガスやSF
6ガスを用いてSiO2(5)をドライエッチングし、フ
ォトレジストマスクを除去して、開口部を形成する。こ
のときの開口寸法は、設計したゲート長であり、例えば
0.4μmである(図4(A))。
【0016】次に、SiO2膜(5)をマスクとして、
n型AlGaAs層(3)に対して選択的にn型GaA
s層(4)を等方的にエッチングをし、オーバーエッチ
ングにより幅1.0μmのリセス(6)を形成する。こ
こで、ウェットエッチングの場合にはクエン酸+過酸化
水素水+水を用い、ドライエッチングの場合にはECR
やRIE装置などにて、BCl3+SF6、Cl2+S
6、SiCl4+SF6ガスを用いることにより、Ga
AsとAlGaAsのエッチングレートの比が100以
上の高選択性等方エッチングが可能である(図4
(B))。
【0017】全面にポリイミド樹脂のプレポリマー溶液
を回転塗布した後、300〜400℃にてベークして、
リセス(6)内及びSiO2開口内をポリイミド(7)
で埋め込む(図4(C))。ここで、ポリイミド樹脂の
プレポリマー液の粘度を最適化することにより、SiO
2膜(5)下のリセス(6)を埋め込むことが可能であ
る。次に、ECR装置などで、O2ガスまたはO2+CF
4ガス(CF4の含有率は10%以下)を用いて5×10
-4〜1×10-2Torrの圧力で全面をドライエッチングす
る。上記ガス系を用いた場合、ポリイミドはSiO2
対して高選択的にエッチングされ、さらに低圧力条件で
エッチングしているため、SiO2膜及び、SiO2膜下
のポリイミドは異方的に残る(図4(D))。
【0018】そして、全面にゲート電極となるWSi膜
1000Å、TiN膜1500Å、Pt膜150Å、A
u膜4000Åを蒸着法またはスパッタ法にて順次積層
成膜する。リソグラフィー技術を用いてフォトレジスト
マスクを形成し、RIEやイオンミリングなどを用いて
ゲート電極頭部以外を除去して、T字型ゲート電極を形
成する(図5(E))。次に、弗酸またはバッファード
弗酸などを用いて、SiO2膜(5)を全て除去する
(図5(F))。さらに、ソース電極(10)及びドレ
イン電極(11)を形成して、リセス(6)内にポリイ
ミド(7)が埋め込まれた構造の半導体装置を製造する
(図5(G))。ここで、ゲート電極を形成した後、ソ
ース電極及びドレイン電極に位置するところのSiO2
膜(5)を除去し、蒸着法またはスパッタ法にてソース
電極(10)及びドレイン電極(11)を形成してか
ら、弗酸やバッファード弗酸なにてSiO2膜(5)を
全て除去する工程順序を用いても構わない。
【0019】
【実施例2】次に本発明の実施例2について説明する。
実施例1にてリセス内に埋め込まれていたポリイミドの
代わりに、酸化膜が埋め込まれている半導体装置が実施
例2である。その製造方法は、実施例1と比較して膜材
料が異なるが、工程順序は同じである。まず、チャネル
層が形成されたGaAs基板上に3000Åの窒化シリ
コン膜を成膜し、CF4やCF4+O2ガスを用いて選択
的にドライエッチングして開口部を形成する。
【0020】次に、窒化シリコン膜をマスクとして、n
型AlGaAs層に対して選択的にn型GaAs層を等
方的エッチングをし、リセスを形成した後、全面にSO
Gを回転塗布した後、300〜400℃にてベークし
て、リセス内及び開口内をSOGで埋め込む。次に、R
IEやECR装置などで、酸化膜に対して選択性のある
CHF3+CF4ガスを用いて全面をドライエッチングし
て、窒化シリコン膜及び、窒化シリコン膜下の酸化膜を
異方的に残す。その後は、実施例1と同様に、WSi
膜、TiN・Pt・Au膜からなるT字型ゲート電極を
形成し、弗酸+硝酸混合液や熱燐酸などを用いて、窒化
シリコン膜のみを除去し、さらに、ソース電極およびド
レイン電極を形成して、リセス内に酸化膜が埋め込まれ
た構造の半導体装置を製造する。
【0021】
【発明の効果】以上説明した本発明の半導体装置では、
ゲート電極部以外のリセス内にポリイミドまたは酸化膜
を有し、前記ポリイミドまたは酸化膜はゲート電極の頭
部に接触しない構造になっているため、下記に示す効果
がある。第1に、T字型ゲート電極下の酸化膜を除去し
ない構造(図2)と比較してゲート・ソース間及びゲー
ト・ドレイン間に酸化膜が存在しないため、ゲート・ド
レイン間の容量が低下するので、FETの最大有効電力
利得が向上し、高周波特性が向上する。上記の実施例で
示したサイズでは、ゲート・ソース間の容量Cgdは約3
5%になり、最大有効電力利得は約3dB向上した。第
2に、T字型ゲート電極下の酸化膜を除去した構造(図
3)と比較して、T字型ゲート電極の力学的強度が向上
し、倒れることがなくなる。さらに、ゲート電極部と基
板とが接触する金属屑の付着の問題もなくなる。これに
より、FET特性が安定し、信頼性が向上する。
【0022】つぎに、本発明の半導体装置の製造方法で
は、リセス形成後、リセス形成用マスク下をポリイミド
またはSOGで埋め込んでから、ゲート電極を形成する
製造方法であるため、下記に示す効果がある。第1に、
リセスとゲート電極がセルフアラインで形成でき、歩留
が向上する。第2に、ゲート長に対してリセス幅が0〜
1.3μm程度長い構造でもポリイミドやSOGはリセ
ス形成用マスク下に入り込み、ゲート開口部の側壁に空
隙が生じないため、ゲート電極にマイクロクラックや
“す”が生じずゲート長を設計通りに安定して形成でき
る。第3に、応力が集中するゲート電極のコーナー部が
ポリイミドや酸化膜にて覆われているので、ゲート電極
の欠落が生じず、さらにゲート電極部と基板間に金属屑
が付着しないため、製造時の歩留が向上し、信頼性が向
上する。
【図面の簡単な説明】
【図1】本発明の半導体装置の断面図。
【図2】従来例1の半導体装置の断面図。
【図3】従来例2の半導体装置の断面図。
【図4】本発明の実施例の工程(A)〜(D)を示す断
面図。
【図5】本発明の実施例の図4に続く工程(E)〜
(G)を示す断面図。
【図6】従来の製造方法例1の工程(A)〜(C)を示
す断面図。
【図7】従来の製造方法例1の工程で図6に続く工程
(D)、(E)を示す断面図。
【図8】従来の製造方法例2の工程(A)〜(C)を示
す断面図。
【図9】従来の製造方法例2の工程で図8に続く工程
(D)〜(F)を示す断面図。
【図10】従来の製造方法例3の工程(A)〜(C)を
示す断面図。
【図11】従来の製造方法例3の工程で図10に続く工
程(D)〜(F)を示す断面図。
【図12】従来の製造方法例4の工程(A)〜(C)を
示す断面図。
【図13】従来の製造方法例4の工程で図12に続く工
程(D)、(E)を示す断面図。
【符号の説明】
1 GaAs基板 2 ノンドープGaAs層 3 n型AlGaAs層 4 n型GaAs層 5 SiO2膜 6 リセス 7 ポリイミド膜 8 WSi膜 9 TiN・Pt・Au膜 10 ソース電極 11 ドレイン電極 12 SiO2膜 13 フォトレジスト 14 WSi膜の欠落 15 金属屑 16 マイクロクラック 17 第2のSiO2膜 18 す 19 フォトレジスト
フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/28 H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/78 H01L 29/80 - 29/812

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体基板上に、ソース、ドレイン、及
    びゲートの各電極を設けた化合物半導体装置において、
    リセス構造を有し、前記ゲート電極部以外の前記リセス
    内にポリイミドまたは酸化膜を有し、前記ポリイミドま
    たは前記酸化膜が、ひさしを有するT字型ゲート電極の
    下部のみに接触し、ひさしの張り出し部に接触しないこ
    とを特徴とする半導体装置。
  2. 【請求項2】 半導体基板上に、ソース、ドレイン、及
    びゲートの各電極を設けた化合物半導体装置の製造方法
    において、半導体基板上に絶縁膜を形成した後、前記絶
    縁膜に開口を形成する工程と、前記絶縁膜開口部をマス
    クとして前記半導体基板を等方的なエッチングして、絶
    縁膜開口部より広い寸法のリセスを形成する工程と、ポ
    リイミドまたはSOGを塗布し、リセス内に埋設した
    後、全面を前記絶縁膜と選択性を持たせて異方的にエッ
    チバックして、前記絶縁膜及び前記ポリイミドまたは前
    記絶縁膜及び前記SOGからなる開口部を形成する工程
    と、前記ポリイミドまたは前記SOGの開口部に表出す
    るリセス内にショットキ接合するゲート電極を形成する
    工程と、前記絶縁膜を除去する工程とを、少なくとも有
    することを特徴とする化合物半導体装置の製造方法。
  3. 【請求項3】 ポリイミドを塗布したとき、開口部をマ
    スクとする絶縁膜が酸化シリコン膜または窒化シリコン
    膜であることを特徴とする請求項2に記載の化合物半導
    体装置の製造方法。
  4. 【請求項4】 SOGを塗布したとき、開口部をマスク
    とする絶縁膜が窒化シリコン膜であることを特徴とする
    請求項2に記載の化合物半導体装置の製造方法。
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