JP3169124B2 - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66863—Lateral single gate transistors
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- H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate
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Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタとその製造方法に関し、特にミリ波帯を含むマイク
ロ波帯で動作する、ショットキーゲートを有する電界効
果トランジスタとその製造方法に関する。
スタとその製造方法に関し、特にミリ波帯を含むマイク
ロ波帯で動作する、ショットキーゲートを有する電界効
果トランジスタとその製造方法に関する。
【０００２】
【従来の技術】一般に、ショットキーゲートを有する電
界効果トランジスタでは、高い周波数で動作が不安定に
なる。すなわち、ミリ波帯において発振可能性を示すＫ
ファクタが１以下となり、動作条件によっては発振する
可能性が生じる。このミリ波帯での動作不安定性を緩和
するために従来よりゲート回路に数Ωの抵抗をシリーズ
に挿入することが行われてきた。つまり、ミリ波帯では
ゲート入力インピーダンスが低くなるために動作が不安
定となるが、この抵抗により、損失が効果的に入るの
で、Ｋファクタを１以上とすることができ、動作の安定
化を図ることができる。
界効果トランジスタでは、高い周波数で動作が不安定に
なる。すなわち、ミリ波帯において発振可能性を示すＫ
ファクタが１以下となり、動作条件によっては発振する
可能性が生じる。このミリ波帯での動作不安定性を緩和
するために従来よりゲート回路に数Ωの抵抗をシリーズ
に挿入することが行われてきた。つまり、ミリ波帯では
ゲート入力インピーダンスが低くなるために動作が不安
定となるが、この抵抗により、損失が効果的に入るの
で、Ｋファクタを１以上とすることができ、動作の安定
化を図ることができる。
【０００３】
【発明が解決しようとする課題】ゲート回路にシリーズ
に挿入する安定化のための抵抗を、従来、電界効果トラ
ンジスタの外部に設けていたため、抵抗を形成するため
の特別のスペースが必要となり、特に集積回路では素子
の小型化を図る上で障害となっていた。また、従来は抵
抗を形成するための特別のフォトリソグラフィ工程が必
要となるため、工数が多くかかりコストアップを招いて
いた。したがって、本願発明の課題は、上述した従来技
術での問題点を解決することであって、その目的は、素
子面積の増大を招くことなくまた工数の増加を招くこと
なく、動作安定化のための抵抗を形成できるようにする
ことである。
に挿入する安定化のための抵抗を、従来、電界効果トラ
ンジスタの外部に設けていたため、抵抗を形成するため
の特別のスペースが必要となり、特に集積回路では素子
の小型化を図る上で障害となっていた。また、従来は抵
抗を形成するための特別のフォトリソグラフィ工程が必
要となるため、工数が多くかかりコストアップを招いて
いた。したがって、本願発明の課題は、上述した従来技
術での問題点を解決することであって、その目的は、素
子面積の増大を招くことなくまた工数の増加を招くこと
なく、動作安定化のための抵抗を形成できるようにする
ことである。
【０００４】
【課題を解決するための手段】上記した本発明の課題
は、動作安定化のための抵抗器を、活性領域とショット
キー接合を形成するゲートメタル層によって電界効果ト
ランジスタ形成領域内に形成することによって解決する
ことができる。
は、動作安定化のための抵抗器を、活性領域とショット
キー接合を形成するゲートメタル層によって電界効果ト
ランジスタ形成領域内に形成することによって解決する
ことができる。
【０００５】
【発明の実施の形態】本発明による電界効果トランジス
タは、活性領域を有する化合物半導体基板と、前記活性
領域上に形成されたゲートフィンガー電極と、前記ゲー
トフィンガー電極を挟んで前記活性領域上に形成された
ソースストライプ電極およびドレインストライプ電極
と、複数の前記ゲートフィンガー電極が共通に接続され
たゲートバスバーと、前記ゲートバスバーが接続された
ゲート引き出し電極と、前記ソースストライプ電極が接
続されたソース引き出し電極と、前記ドレインストライ
プ電極が接続されたドレイン引き出し電極と、前記ゲー
トバスバーと前記ゲート引き出し電極との間に配置され
た抵抗体と、を備えたものであって、前記ゲートフィン
ガー電極と前記ゲートバスバーと前記ゲート引き出し電
極とは前記活性領域とショットキー接触するショットキ
ー性材料層を含むゲートメタル層と該ゲートメタル層上
に形成された高導電率金属層とによって形成され、前記
抵抗体がゲートメタル層によって形成されていることを
特徴としている。
タは、活性領域を有する化合物半導体基板と、前記活性
領域上に形成されたゲートフィンガー電極と、前記ゲー
トフィンガー電極を挟んで前記活性領域上に形成された
ソースストライプ電極およびドレインストライプ電極
と、複数の前記ゲートフィンガー電極が共通に接続され
たゲートバスバーと、前記ゲートバスバーが接続された
ゲート引き出し電極と、前記ソースストライプ電極が接
続されたソース引き出し電極と、前記ドレインストライ
プ電極が接続されたドレイン引き出し電極と、前記ゲー
トバスバーと前記ゲート引き出し電極との間に配置され
た抵抗体と、を備えたものであって、前記ゲートフィン
ガー電極と前記ゲートバスバーと前記ゲート引き出し電
極とは前記活性領域とショットキー接触するショットキ
ー性材料層を含むゲートメタル層と該ゲートメタル層上
に形成された高導電率金属層とによって形成され、前記
抵抗体がゲートメタル層によって形成されていることを
特徴としている。
【０００６】上記の化合物半導体基板は、半絶縁性基板
に選択的にｎ型ドーパントを導入して形成することがで
きる。あるいは、半絶縁性基板上に、ｎ型ＧａＡｓエピ
タキシャル層やヘテロ接合エピタキシャル層等が形成さ
れたエピタキシャル基板に、エピタキシャル層を絶縁化
するためのドーパントを選択的に導入することによって
形成することができる。
に選択的にｎ型ドーパントを導入して形成することがで
きる。あるいは、半絶縁性基板上に、ｎ型ＧａＡｓエピ
タキシャル層やヘテロ接合エピタキシャル層等が形成さ
れたエピタキシャル基板に、エピタキシャル層を絶縁化
するためのドーパントを選択的に導入することによって
形成することができる。
【０００７】また、ゲートメタル層は、活性領域をショ
ットキー接合を形成するショットキー性材料層単一層と
することもできるが、ショットキー性材料層と高導電率
金属層をメッキ法により形成するための下地層となる低
抵抗金属層とを含む多層膜とすることができる。ここ
で、ショットキー性材料層としては、Ｗ、Ｎｉ、Ｔｉ、
Ｐｔ、Ｍｏ、ＷＳｉ等を用いることができる。また、低
抵抗金属層としては、Ｐｔ、Ａｕを用いることができ
る。また、ショットキー性材料層と低抵抗金属層との間
に、ＴｉＮ等のバリア層を介在させることができる。
ットキー接合を形成するショットキー性材料層単一層と
することもできるが、ショットキー性材料層と高導電率
金属層をメッキ法により形成するための下地層となる低
抵抗金属層とを含む多層膜とすることができる。ここ
で、ショットキー性材料層としては、Ｗ、Ｎｉ、Ｔｉ、
Ｐｔ、Ｍｏ、ＷＳｉ等を用いることができる。また、低
抵抗金属層としては、Ｐｔ、Ａｕを用いることができ
る。また、ショットキー性材料層と低抵抗金属層との間
に、ＴｉＮ等のバリア層を介在させることができる。
【０００８】また、本願発明による電界効果トランジス
タの製造方法は、 （１）活性領域を有する化合物半導体基板上に抵抗層を
被着する工程と、 （２）ゲート電極形成領域の前記抵抗層上に選択的に高
導電率金属層を形成する工程と、 （３）前記抵抗層をパターニングすることにより、ゲー
ト電極を形成するとともに表面が前記高導電率金属層に
よって覆われていない抵抗体を形成する工程と、 を具備することを特徴としている。
タの製造方法は、 （１）活性領域を有する化合物半導体基板上に抵抗層を
被着する工程と、 （２）ゲート電極形成領域の前記抵抗層上に選択的に高
導電率金属層を形成する工程と、 （３）前記抵抗層をパターニングすることにより、ゲー
ト電極を形成するとともに表面が前記高導電率金属層に
よって覆われていない抵抗体を形成する工程と、 を具備することを特徴としている。
【０００９】
【実施例】次に、本発明の実施例を図面を参照して詳細
に説明する。図１は本発明の一実施例を示すレイアウト
図である。同図に示されるように、ゲート引き出し電極
１０３とゲートバスバー１０２との間には動作安定化の
ための抵抗体１０８が挿入されている。この抵抗体は、
後述するようにゲートメタル層によって形成されてい
る。ゲートバスバー１０２からは複数のゲートフィンガ
ー１０１が引き出されている。各ゲートフィンガー１０
１の両サイドにはドレインストライプ電極１０４とソー
スストライプ電極１０６とが形成されている。そして、
ドレインストライプ電極１０４とソースストライプ電極
１０６とは、それぞれドレイン引き出し電極１０５とソ
ース引き出し電極１０７から引き出されている。
に説明する。図１は本発明の一実施例を示すレイアウト
図である。同図に示されるように、ゲート引き出し電極
１０３とゲートバスバー１０２との間には動作安定化の
ための抵抗体１０８が挿入されている。この抵抗体は、
後述するようにゲートメタル層によって形成されてい
る。ゲートバスバー１０２からは複数のゲートフィンガ
ー１０１が引き出されている。各ゲートフィンガー１０
１の両サイドにはドレインストライプ電極１０４とソー
スストライプ電極１０６とが形成されている。そして、
ドレインストライプ電極１０４とソースストライプ電極
１０６とは、それぞれドレイン引き出し電極１０５とソ
ース引き出し電極１０７から引き出されている。
【００１０】次に、図２〜図５を参照して、本発明の一
実施例の製造方法について詳細に説明する。ここで、図
２〜図４は、図１のＡ−Ａ線断面での工程順断面図であ
り、図５は、図１のＢ−Ｂ線断面での工程順断面図であ
る。まず、半絶縁性ＧａＡｓ基板１上に、ＭＯＣＶＤ法
により、ノンドープのＧａＡｓバッファ層２を４００ｎ
ｍの膜厚に、Ｓｉドープのｎ−ＡｌＧａＡｓチャネル３
を５０ｎｍの膜厚に、Ｓｉドープのｎ−ＧａＡｓコンタ
クト層４を１００ｎｍの膜厚に順次成長させてエピタキ
シャル基板を作製する〔図２（ａ）〕。次に、ゲートフ
ィンガー形成領域上に開口を有するフォトレジスト膜５
ａを形成しこれをマスクにＲＩＥ法によりｎ−ＧａＡｓ
コンタクト層４を選択的にエッチング除去してワイドリ
セスを形成する〔図２（ｂ）〕。
実施例の製造方法について詳細に説明する。ここで、図
２〜図４は、図１のＡ−Ａ線断面での工程順断面図であ
り、図５は、図１のＢ−Ｂ線断面での工程順断面図であ
る。まず、半絶縁性ＧａＡｓ基板１上に、ＭＯＣＶＤ法
により、ノンドープのＧａＡｓバッファ層２を４００ｎ
ｍの膜厚に、Ｓｉドープのｎ−ＡｌＧａＡｓチャネル３
を５０ｎｍの膜厚に、Ｓｉドープのｎ−ＧａＡｓコンタ
クト層４を１００ｎｍの膜厚に順次成長させてエピタキ
シャル基板を作製する〔図２（ａ）〕。次に、ゲートフ
ィンガー形成領域上に開口を有するフォトレジスト膜５
ａを形成しこれをマスクにＲＩＥ法によりｎ−ＧａＡｓ
コンタクト層４を選択的にエッチング除去してワイドリ
セスを形成する〔図２（ｂ）〕。
【００１１】次いで、フォトレジスト膜５ａを除去し、
ＣＶＤ法によりシリコン酸化膜６を１５０ｎｍの膜厚に
堆積する。次に、トランジスタの活性領域となる領域上
を覆うフォトレジスト膜５ｂを形成し、これをマスクに
ボロンイオンを注入して絶縁分離層７を形成する〔図２
（ｃ）〕。次に、フォトレジスト膜５ｂを除去し、新た
にゲート開口形成領域上に開口を有するフォトレジスト
膜５ｃを形成し、これをマスクとしてＲＩＥ法によりシ
リコン酸化膜６を選択的に除去し、続いてウェット法に
よりｎ−ＡｌＧａＡｓチャネル層３の一部表面を除去し
て第２のリセスを形成する〔図２（ｄ）〕。
ＣＶＤ法によりシリコン酸化膜６を１５０ｎｍの膜厚に
堆積する。次に、トランジスタの活性領域となる領域上
を覆うフォトレジスト膜５ｂを形成し、これをマスクに
ボロンイオンを注入して絶縁分離層７を形成する〔図２
（ｃ）〕。次に、フォトレジスト膜５ｂを除去し、新た
にゲート開口形成領域上に開口を有するフォトレジスト
膜５ｃを形成し、これをマスクとしてＲＩＥ法によりシ
リコン酸化膜６を選択的に除去し、続いてウェット法に
よりｎ−ＡｌＧａＡｓチャネル層３の一部表面を除去し
て第２のリセスを形成する〔図２（ｄ）〕。
【００１２】次に、フォトレジスト膜５ｃを除去し、ス
パッタ法によりＷＳｉを１００ｎｍの膜厚に、ＴｉＮを
１００ｎｍの膜厚に、Ｐｔを３０ｎｍの膜厚に順次堆積
してゲートメタル層８を形成する。次いで、ゲートフィ
ンガー、ゲートバスバー、ゲート引き出し電極を含むゲ
ート電極形成領域上に開口を有するフォトレジスト膜５
ｄを形成し、これをマスクに電解メッキ法により膜厚約
１μｍのＡｕを堆積してＡｕメッキ層９を形成する〔図
３（ａ）、図５（ａ）〕。
パッタ法によりＷＳｉを１００ｎｍの膜厚に、ＴｉＮを
１００ｎｍの膜厚に、Ｐｔを３０ｎｍの膜厚に順次堆積
してゲートメタル層８を形成する。次いで、ゲートフィ
ンガー、ゲートバスバー、ゲート引き出し電極を含むゲ
ート電極形成領域上に開口を有するフォトレジスト膜５
ｄを形成し、これをマスクに電解メッキ法により膜厚約
１μｍのＡｕを堆積してＡｕメッキ層９を形成する〔図
３（ａ）、図５（ａ）〕。
【００１３】次に、フォトレジスト膜５ｄを除去し、新
たに、ゲートフィンガーを除くゲート電極上および抵抗
体形成領域上を覆うフォトレジスト膜５ｅを形成する
〔図５（ｂ）〕。そして、Ａｕメッキ層９およびフォト
レジスト膜５ｅをマスクとして、イオンミリグ法により
Ｐｔを、次いで、ＲＩＥ法によりＴｉＮとＷＳｉをエッ
チング除去してゲートメタル層８のパターンニングを行
い、抵抗体１０８を形成した後、フォトレジスト膜５ｅ
を除去する〔図３（ｂ）、図５（ｃ）〕。ここで、ゲー
トメタル層をパターンニングする際に、Ａｕメッキ層９
上をフォトレジスト膜５ｅで被覆するのは、イオンミリ
ングとＲＩＥによりＡｕメッキ層９が膜減りするのを防
止するためであり、このときゲートフィンガー部をレジ
スト膜で被覆しないのは、リソグラフィの精度上ゲート
フィンガー上を位置ずれを起こすことなくレジスト膜で
覆うことが困難であるからである。図５（ｃ）の部分拡
大図を図５（ｃ）′に示す。抵抗体１０８は、ゲートバ
スバー１０２とゲート引き出し電極１０３間に、ＷＳｉ
層８ａ、ＴｉＮ層８ｂおよびＰｔ層８ｃによって形成さ
れている。
たに、ゲートフィンガーを除くゲート電極上および抵抗
体形成領域上を覆うフォトレジスト膜５ｅを形成する
〔図５（ｂ）〕。そして、Ａｕメッキ層９およびフォト
レジスト膜５ｅをマスクとして、イオンミリグ法により
Ｐｔを、次いで、ＲＩＥ法によりＴｉＮとＷＳｉをエッ
チング除去してゲートメタル層８のパターンニングを行
い、抵抗体１０８を形成した後、フォトレジスト膜５ｅ
を除去する〔図３（ｂ）、図５（ｃ）〕。ここで、ゲー
トメタル層をパターンニングする際に、Ａｕメッキ層９
上をフォトレジスト膜５ｅで被覆するのは、イオンミリ
ングとＲＩＥによりＡｕメッキ層９が膜減りするのを防
止するためであり、このときゲートフィンガー部をレジ
スト膜で被覆しないのは、リソグラフィの精度上ゲート
フィンガー上を位置ずれを起こすことなくレジスト膜で
覆うことが困難であるからである。図５（ｃ）の部分拡
大図を図５（ｃ）′に示す。抵抗体１０８は、ゲートバ
スバー１０２とゲート引き出し電極１０３間に、ＷＳｉ
層８ａ、ＴｉＮ層８ｂおよびＰｔ層８ｃによって形成さ
れている。
【００１４】その後、ＣＶＤ法により保護膜となるシリ
コン酸化膜１０を全面に堆積する（以下では、シリコン
酸化膜６をシリコン酸化膜１０に含める）〔図３
（ｃ）〕。次いで、オーミック電極形成領域上に開口を
有するフォトレジスト膜５ｆを形成し、これをマスクに
シリコン酸化膜１０を選択的にエッチング除去して電極
窓を形成した後、スパッタ法によりＮｉを８ｎｍの膜厚
に、ＡｕＧｅを５０ｎｍの膜厚に、Ａｕを２５０ｎｍの
膜厚に堆積して、オーミック金属層１１を形成する〔図
３（ｄ）〕。
コン酸化膜１０を全面に堆積する（以下では、シリコン
酸化膜６をシリコン酸化膜１０に含める）〔図３
（ｃ）〕。次いで、オーミック電極形成領域上に開口を
有するフォトレジスト膜５ｆを形成し、これをマスクに
シリコン酸化膜１０を選択的にエッチング除去して電極
窓を形成した後、スパッタ法によりＮｉを８ｎｍの膜厚
に、ＡｕＧｅを５０ｎｍの膜厚に、Ａｕを２５０ｎｍの
膜厚に堆積して、オーミック金属層１１を形成する〔図
３（ｄ）〕。
【００１５】次に、フォトレジスト膜５ｆを除去するこ
とによって、オーミック金属層１１をリフトオフし、Ｃ
ＶＤ法により表面保護膜となるシリコン酸化膜１２を全
面に堆積する（以下では、シリコン酸化膜６およびシリ
コン酸化膜１０をシリコン酸化膜１２に含める）。続い
て、コンタクトホール形成領域上に開口を有するフォト
レジスト膜５ｇを形成し、これをマスクにＲＩＥ法によ
りシリコン酸化膜１２を選択的に除去してオーミック金
属層の表面を露出させるコンタクトホールを形成する
〔図４（ａ）〕。
とによって、オーミック金属層１１をリフトオフし、Ｃ
ＶＤ法により表面保護膜となるシリコン酸化膜１２を全
面に堆積する（以下では、シリコン酸化膜６およびシリ
コン酸化膜１０をシリコン酸化膜１２に含める）。続い
て、コンタクトホール形成領域上に開口を有するフォト
レジスト膜５ｇを形成し、これをマスクにＲＩＥ法によ
りシリコン酸化膜１２を選択的に除去してオーミック金
属層の表面を露出させるコンタクトホールを形成する
〔図４（ａ）〕。
【００１６】次に、フォトレジスト膜５ｇを除去し、ス
パッタ法により、Ｔｉを１００ｎｍの膜厚に、Ｐｔを１
００ｎｍの膜厚に堆積して配線下地層１３を形成する
〔図４（ｂ）〕。そして、ソース／ドレインストライプ
電極を含むソース／ドレイン電極の形成領域上に開口を
有するフォトレジスト膜５ｈを形成し、これをマスクに
電解メッキ法により膜厚約２μｍにＡｕを堆積して、Ａ
ｕメッキ層１４を形成する〔図４（ｃ）〕。その後、フ
ォトレジスト膜５ｈを除去し、Ａｕメッキ層をマスクと
して、Ｐｔ層をイオンミリング法により、Ｔｉ層をＲＩ
Ｅ法により選択的に除去してソースストライプ電極１０
６、ドレインストライプ電極１０４を形成する〔図４
（ｄ）〕。
パッタ法により、Ｔｉを１００ｎｍの膜厚に、Ｐｔを１
００ｎｍの膜厚に堆積して配線下地層１３を形成する
〔図４（ｂ）〕。そして、ソース／ドレインストライプ
電極を含むソース／ドレイン電極の形成領域上に開口を
有するフォトレジスト膜５ｈを形成し、これをマスクに
電解メッキ法により膜厚約２μｍにＡｕを堆積して、Ａ
ｕメッキ層１４を形成する〔図４（ｃ）〕。その後、フ
ォトレジスト膜５ｈを除去し、Ａｕメッキ層をマスクと
して、Ｐｔ層をイオンミリング法により、Ｔｉ層をＲＩ
Ｅ法により選択的に除去してソースストライプ電極１０
６、ドレインストライプ電極１０４を形成する〔図４
（ｄ）〕。
【００１７】以上好ましい実施例について説明したが、
本発明はこの実施例に限定されるものではなく、特許請
求の範囲に記載された範囲内において適宜の変更が可能
なものである。また、本発明は、ＭＥＳＦＥＴに有利に
適用されるがＨＥＭＴと呼ばれる電界効果トランジスタ
にも適用が可能なものである。さらに、本発明は、単体
の電界効果トランジスタのみならず半導体集積回路装置
（ＭＭＩＣ）上の電界効果トランジスタに対しても適用
が可能なものである。本発明がＭＭＩＣに適用される場
合には、図４（ｃ）、（ｄ）に示される配線形成工程に
おいて、当該トランジスタを集積回路上の他の回路に接
続するための配線が形成される。
本発明はこの実施例に限定されるものではなく、特許請
求の範囲に記載された範囲内において適宜の変更が可能
なものである。また、本発明は、ＭＥＳＦＥＴに有利に
適用されるがＨＥＭＴと呼ばれる電界効果トランジスタ
にも適用が可能なものである。さらに、本発明は、単体
の電界効果トランジスタのみならず半導体集積回路装置
（ＭＭＩＣ）上の電界効果トランジスタに対しても適用
が可能なものである。本発明がＭＭＩＣに適用される場
合には、図４（ｃ）、（ｄ）に示される配線形成工程に
おいて、当該トランジスタを集積回路上の他の回路に接
続するための配線が形成される。
【００１８】
【発明の効果】以上説明したように、本発明の電界効果
トランジスタは、ミリ波帯での動作安定化のための抵抗
体を、ゲートメタルを利用してトランジスタ形成領域内
に形成するようにしたので、トランジスタの外部に安定
化用の抵抗体を設けていた従来例に比較して、素子形成
面積を縮小することが可能になり、素子の小型化を実現
することができる。さらに、特別の工程を付加すること
なくゲート電極形成工程において抵抗体が形成されるよ
うにしたので、抵抗体を形成するために特別のリソグラ
フィ工程を必要とした従来例に比較して工数の短縮が可
能であり、これによりコストダウンを図ることができ
る。
トランジスタは、ミリ波帯での動作安定化のための抵抗
体を、ゲートメタルを利用してトランジスタ形成領域内
に形成するようにしたので、トランジスタの外部に安定
化用の抵抗体を設けていた従来例に比較して、素子形成
面積を縮小することが可能になり、素子の小型化を実現
することができる。さらに、特別の工程を付加すること
なくゲート電極形成工程において抵抗体が形成されるよ
うにしたので、抵抗体を形成するために特別のリソグラ
フィ工程を必要とした従来例に比較して工数の短縮が可
能であり、これによりコストダウンを図ることができ
る。
【図１】本発明の一実施例を示すレイアウト図である。
【図２】本発明の一実施例の製造方法を説明するための
工程順断面図の一部である。
工程順断面図の一部である。
【図３】本発明の一実施例の製造方法を説明するため
の、図２の工程に続く工程での工程順断面図の一部であ
る。
の、図２の工程に続く工程での工程順断面図の一部であ
る。
【図４】本発明の一実施例の製造方法を説明するため
の、図３の工程に続く工程での工程順断面図である。
の、図３の工程に続く工程での工程順断面図である。
【図５】本発明の一実施例の製造方法を説明するための
工程順断面図である。
工程順断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ ＧａＡｓバッファ層 ３ ｎ−ＡｌＧａＡｓチャネル層 ４ ｎ−ＧａＡｓコンタクト層 ５ａ〜５ｈ フォトレジスト膜 ６、１０、１２ シリコン酸化膜 ７ 絶縁分離層 ８ ゲートメタル層 ８ａ ＷＳｉ層 ８ｂ ＴｉＮ層 ８ｃ Ｐｔ層 ９、１４ Ａｕメッキ層 １１ オーミック金属層 １３ 配線下地層 １０１ ゲートフィンガー １０２ ゲートバスバー １０３ ゲート引き出し電極 １０４ ドレインストライプ電極 １０５ ドレイン引き出し電極 １０６ ソースストライプ電極 １０７ ソース引き出し電極 １０８ 抵抗体
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−153499（ＪＰ，Ａ) 特開 平６−5636（ＪＰ，Ａ) 特開 平５−275465（ＪＰ，Ａ) 特開 昭59−171171（ＪＰ，Ａ) 特開 平４−346467（ＪＰ，Ａ) 特開 昭60−225478（ＪＰ，Ａ) 特開 平７−235666（ＪＰ，Ａ) 特開 平９−8063（ＪＰ，Ａ) 特開 平６−188379（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/095 H01L 21/338 H01L 29/812
Claims (7)
- 【請求項１】 活性領域を有する化合物半導体基板と、
前記活性領域上に形成されたゲートフィンガー電極と、
前記ゲートフィンガー電極を挟んで前記活性領域上に形
成されたソースストライプ電極およびドレインストライ
プ電極と、複数の前記ゲートフィンガー電極が共通に接
続されたゲートバスバーと、前記ゲートバスバーが接続
されたゲート引き出し電極と、前記ソースストライプ電
極が接続されたソース引き出し電極と、前記ドレインス
トライプ電極が接続されたドレイン引き出し電極と、前
記ゲートバスバーと前記ゲート引き出し電極との間に配
置された抵抗体と、を具備する電界効果トランジスタに
おいて、 前記ゲートフィンガー電極と前記ゲートバスバーと前記
ゲート引き出し電極とは前記活性領域とショットキー接
触するショットキー性材料層を含むゲートメタル層と該
ゲートメタル層上に形成された高導電率金属層とによっ
て形成され、前記抵抗体がゲートメタル層によって形成
されていることを特徴とする電界効果トランジスタ。 - 【請求項２】 前記ゲートメタル層が、前記ショットキ
ー性材料層と、前記高導電率金属層と接触する低抵抗金
属層とを含んでいることを特徴とする請求項１記載の電
界効果トランジスタ。 - 【請求項３】 前記ショットキー性材料層と前記低抵抗
金属層との間にバリア材料層が形成されていることを特
徴とする請求項２記載の電界効果トランジスタ。 - 【請求項４】 （１）活性領域を有する化合物半導体基
板上に抵抗層を被着する工程と、 （２）ゲート電極形成領域の前記抵抗層上に選択的に高
導電率金属層を形成する工程と、 （３）前記抵抗層をパターニングすることにより、ゲー
ト電極を形成するとともに表面が前記高導電率金属層に
よって覆われていない抵抗体を形成する工程と、 を含むことを特徴とする電界効果トランジスタの製造方
法。 - 【請求項５】 前記抵抗層がゲートメタル層であり、か
つ、前記高導電率金 属層がＡｕメッキ層であることを特
徴とする請求項４記載の電界効果トランジスタの製造方
法。 - 【請求項６】 （１）活性領域を有する化合物半導体基
板上にゲートメタル層を被着する工程と、 （２）ゲートフィンガー電極を含むゲート電極形成領域
上を除く前記ゲートメタル層上に第１のフォトレジスト
膜を形成する工程と、 （３）前記第１のフォトレジスト膜をマスクとして高導
電率金属層をメッキ法にて被着する工程と、 （４）前記第１のフォトレジスト膜を除去する工程と、 （５）抵抗体形成領域上および少なくとも一部の前記高
導電率金属層上を覆う第２のフォトレジスト膜を形成す
る工程と、 （６）前記第２のフォトレジスト膜または前記高導電率
金属層によって被覆されていない前記ゲートメタル層を
選択的に除去する工程と、 を含むことを特徴とする電界効果トランジスタの製造方
法。 - 【請求項７】 前記ゲートメタル層としてＷＳｉ層と、
ＴｉＮ層と、Ｐｔ層とがスパッタ法にて被着されること
を特徴とする請求項５または６記載の電界効果トランジ
スタの製造方法。
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|---|---|---|---|
| JP18181598A JP3169124B2 (ja) | 1998-06-29 | 1998-06-29 | 電界効果トランジスタおよびその製造方法 |
| US09/332,223 US6255679B1 (en) | 1998-06-29 | 1999-06-14 | Field effect transistor which can operate stably in millimeter wave band |
| KR1019990024712A KR100349953B1 (ko) | 1998-06-29 | 1999-06-28 | 밀리미터파 대역에서 안정적으로 동작 가능한 전계 효과 트랜지스터 및 그 제조 방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18181598A JP3169124B2 (ja) | 1998-06-29 | 1998-06-29 | 電界効果トランジスタおよびその製造方法 |
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|---|---|
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| JP3169124B2 true JP3169124B2 (ja) | 2001-05-21 |
Family
ID=16107324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18181598A Expired - Fee Related JP3169124B2 (ja) | 1998-06-29 | 1998-06-29 | 電界効果トランジスタおよびその製造方法 |
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| JP4984645B2 (ja) * | 2006-05-23 | 2012-07-25 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP5106041B2 (ja) * | 2007-10-26 | 2012-12-26 | 株式会社東芝 | 半導体装置 |
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| KR101615961B1 (ko) * | 2009-09-04 | 2016-04-29 | 엘지디스플레이 주식회사 | 백라이트 유닛 및 이를 이용한 액정표시장치 |
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| JP5701684B2 (ja) * | 2011-05-23 | 2015-04-15 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置 |
| JP5979530B2 (ja) * | 2011-10-26 | 2016-08-24 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
| KR102049774B1 (ko) | 2013-01-24 | 2019-11-28 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
| US9190393B1 (en) * | 2013-09-10 | 2015-11-17 | Delta Electronics, Inc. | Low parasitic capacitance semiconductor device package |
| EP3440696B1 (en) * | 2016-04-08 | 2021-06-09 | Power Integrations, Inc. | Integrated resistor for semiconductor device |
| US10084109B1 (en) * | 2017-12-11 | 2018-09-25 | Win Semiconductors Corp. | Semiconductor structure for improving the gate adhesion and Schottky stability |
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|---|---|---|---|---|
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| JPH04346467A (ja) | 1991-05-24 | 1992-12-02 | Sumitomo Electric Ind Ltd | 半導体装置 |
| JPH05275465A (ja) | 1992-03-27 | 1993-10-22 | Toshiba Corp | 半導体装置の製造方法 |
| JPH065636A (ja) | 1992-06-19 | 1994-01-14 | Toshiba Corp | マイクロ波半導体装置 |
| JP2996034B2 (ja) | 1992-12-21 | 1999-12-27 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JPH07161659A (ja) * | 1993-12-07 | 1995-06-23 | Nec Corp | 半導体装置およびその製造方法 |
| JP2940387B2 (ja) | 1994-02-22 | 1999-08-25 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2674618B2 (ja) | 1995-06-23 | 1997-11-12 | 日本電気株式会社 | 半導体集積装置の製造方法 |
| JPH09153499A (ja) | 1995-11-30 | 1997-06-10 | Nec Corp | 半導体装置 |
| US6043542A (en) * | 1997-01-29 | 2000-03-28 | Micron Technology, Inc. | Method and integrated circuit structure for preventing latch-up in CMOS integrated circuit devices |
| JPH10335595A (ja) * | 1997-03-31 | 1998-12-18 | Sharp Corp | 増幅器用半導体素子、増幅器用半導体素子の製造方法および増幅器用半導体装置 |
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- 1998-06-29 JP JP18181598A patent/JP3169124B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-14 US US09/332,223 patent/US6255679B1/en not_active Expired - Fee Related
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |