JP2674618B2 - 半導体集積装置の製造方法 - Google Patents
半導体集積装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積装置の製造方
法、特に高精度の抵抗素子を含む半導体集積装置の製造
方法に関する。
法、特に高精度の抵抗素子を含む半導体集積装置の製造
方法に関する。
【０００２】
【従来技術】図２０〜２６は従来の抵抗素子を含む半導
体集積装置の製造方法を工程順に説明する断面図であ
る。
体集積装置の製造方法を工程順に説明する断面図であ
る。
【０００３】図２０〜２６の従来例は、半絶縁性基板１
の上に導電層を有し、ゲート電極６、ならびにゲート電
極６を挟むように２つのオーミック電極から構成される
半導体素子の形成、抵抗素子を形成する工程から構成さ
れている。
の上に導電層を有し、ゲート電極６、ならびにゲート電
極６を挟むように２つのオーミック電極から構成される
半導体素子の形成、抵抗素子を形成する工程から構成さ
れている。
【０００４】まず、半絶縁性ＧａＡｓ基板１の上にバッ
ファ層２、導電層となる第１のｎ型ＧａＡｓ層３、オー
ミック電極のオーム性コンタクト抵抗を低減するために
前記第１のｎ型ＧａＡｓ層３よりも高いキャリア濃度の
第２のｎ型ＧａＡｓ層４を連続的に分子線エピタキシャ
ル成長法により連続的に成長する。
ファ層２、導電層となる第１のｎ型ＧａＡｓ層３、オー
ミック電極のオーム性コンタクト抵抗を低減するために
前記第１のｎ型ＧａＡｓ層３よりも高いキャリア濃度の
第２のｎ型ＧａＡｓ層４を連続的に分子線エピタキシャ
ル成長法により連続的に成長する。
【０００５】次に、図２０に示すようにゲート電極６部
の第２のｎ型ＧａＡｓ層ならびに第１のＧａＡｓ層の一
部をエッチングする。
の第２のｎ型ＧａＡｓ層ならびに第１のＧａＡｓ層の一
部をエッチングする。
【０００６】次に、選択的なホウ素イオン注入による電
気的な素子分離を行い、図２１に示すように第１のｎ型
ＧａＡｓ層上にゲート電極６、第２のｎ型ＧａＡｓ上に
第２のＧａＡｓ層とオーム性接合をするオーミック電極
を順次形成する。
気的な素子分離を行い、図２１に示すように第１のｎ型
ＧａＡｓ層上にゲート電極６、第２のｎ型ＧａＡｓ上に
第２のＧａＡｓ層とオーム性接合をするオーミック電極
を順次形成する。
【０００７】次に抵抗素子を形成する領域の第１の絶縁
膜５をゲート電極６の形成方法と同様に異方性ドライエ
ッチング法により選択的にエッチングし、ＷＳｉＮ膜７
をスパッタ法により堆積した後、レジストによりパター
ニングを行い、反応性ドライエッチング法により加工す
ることにより図２２に示すように抵抗素子を形成する。
膜５をゲート電極６の形成方法と同様に異方性ドライエ
ッチング法により選択的にエッチングし、ＷＳｉＮ膜７
をスパッタ法により堆積した後、レジストによりパター
ニングを行い、反応性ドライエッチング法により加工す
ることにより図２２に示すように抵抗素子を形成する。
【０００８】次に図２３に示すように第１の絶縁膜５を
ウエットエッチング法によりエッチングを行いＡｕＧｅ
Ｎｉを蒸着して、リフトオフ法により加工を行いオーミ
ック電極８を形成する。
ウエットエッチング法によりエッチングを行いＡｕＧｅ
Ｎｉを蒸着して、リフトオフ法により加工を行いオーミ
ック電極８を形成する。
【０００９】次に図２４に示すように第２の絶縁膜９を
成長して平坦化を行う。次に図２５に示すように第２の
絶縁膜９上に感光材１０を塗布し、第１のスルーホール
１２部の露光を行い、スルーホール部の露光を一括に行
い、異方性ドライエッチング法によりスルーホールを形
成する。
成長して平坦化を行う。次に図２５に示すように第２の
絶縁膜９上に感光材１０を塗布し、第１のスルーホール
１２部の露光を行い、スルーホール部の露光を一括に行
い、異方性ドライエッチング法によりスルーホールを形
成する。
【００１０】最後に、電解メッキパス用金属を全面にス
パッタ法により堆積した後に、レジストによるパターニ
ングを施し、選択的にメッキを行い、前記メッキをマス
クに電解メッキパス用金属を異方性エッチングによりエ
ッチングを行って配線１１を形成して図２６に示すよう
な半導体集積装置を製造する。
パッタ法により堆積した後に、レジストによるパターニ
ングを施し、選択的にメッキを行い、前記メッキをマス
クに電解メッキパス用金属を異方性エッチングによりエ
ッチングを行って配線１１を形成して図２６に示すよう
な半導体集積装置を製造する。
【００１１】
【発明が解決しようとする課題】従来の抵抗素子を含む
半導体集積装置の製造方法では、抵抗素子を形成する場
合、抵抗素子に使用する材料の膜厚ばらつきによる単位
面積当たりの低効率のばらつきが大きく影響して、抵抗
素子の抵抗値が安定して得られない問題があった。製造
上の膜厚の許容範囲は±１０％であり、その範囲で抵抗
値がばらつく問題があり、歩留りを低下させていた。
半導体集積装置の製造方法では、抵抗素子を形成する場
合、抵抗素子に使用する材料の膜厚ばらつきによる単位
面積当たりの低効率のばらつきが大きく影響して、抵抗
素子の抵抗値が安定して得られない問題があった。製造
上の膜厚の許容範囲は±１０％であり、その範囲で抵抗
値がばらつく問題があり、歩留りを低下させていた。
【００１２】本発明は上述の点にかんがみてなされたも
ので、高精度の抵抗素子を実現するために、ゲート金属
材料、オーミック電極材料を抵抗素子の材料に使用する
ことを可能にした半導体集積装置の製造方法を提供する
ことを目的とする。
ので、高精度の抵抗素子を実現するために、ゲート金属
材料、オーミック電極材料を抵抗素子の材料に使用する
ことを可能にした半導体集積装置の製造方法を提供する
ことを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明は半絶縁性ＧａＡｓ基板上に導電層を有し前
記導電層とオーム性接合するソース電極およびドレイン
電極の２つのオーミック電極、および前記オーミック電
極に挟まれるゲート電極からなる半導体素子を形成する
工程、前記半絶縁性ＧａＡｓ基板上に抵抗素子となる金
属を堆積する工程、前記抵抗素子となる金属を加工する
工程、前記金属を用いた抵抗素子の抵抗値を測定する工
程、前記抵抗素子と外部を電気的に接続する２つ以上の
スルーホールのうち異なるスルーホールを２回以上に分
けて連続的に露光を行う工程、前記抵抗素子金属上に形
成する前記スルーホールを全て同時にエッチングして形
成する工程、配線を形成する工程を有し、前記抵抗素子
に使用する材料が半導体素子のゲート電極の材料と同一
であり、かつ前記抵抗素子並びに前記ゲート電極を同時
に形成することを特徴とする。
め、本発明は半絶縁性ＧａＡｓ基板上に導電層を有し前
記導電層とオーム性接合するソース電極およびドレイン
電極の２つのオーミック電極、および前記オーミック電
極に挟まれるゲート電極からなる半導体素子を形成する
工程、前記半絶縁性ＧａＡｓ基板上に抵抗素子となる金
属を堆積する工程、前記抵抗素子となる金属を加工する
工程、前記金属を用いた抵抗素子の抵抗値を測定する工
程、前記抵抗素子と外部を電気的に接続する２つ以上の
スルーホールのうち異なるスルーホールを２回以上に分
けて連続的に露光を行う工程、前記抵抗素子金属上に形
成する前記スルーホールを全て同時にエッチングして形
成する工程、配線を形成する工程を有し、前記抵抗素子
に使用する材料が半導体素子のゲート電極の材料と同一
であり、かつ前記抵抗素子並びに前記ゲート電極を同時
に形成することを特徴とする。
【００１４】また、本発明は抵抗素子に使用する材料が
半導体素子のゲート電極の材料と同一であること、また
は抵抗素子に使用する材料が半導体素子のオーミック電
極の材料と同一であることを特徴とする。
半導体素子のゲート電極の材料と同一であること、また
は抵抗素子に使用する材料が半導体素子のオーミック電
極の材料と同一であることを特徴とする。
【００１５】
【作用】本発明は半絶縁性基板上に設けられた金属によ
り形成された抵抗素子をその抵抗値の測定後に抵抗素子
長さを変更することにより堆積した金属の抵抗値ばらつ
きを調整可能なため、ばらつきの中心値が安定し、高精
度の抵抗素子を含む半導体集積装置を高歩留まりで実現
できる。また、本発明ではオーミック電極などの高温の
熱工程を通すと形状が変化し、抵抗値のばらつきが大き
くなる金属も抵抗素子の材料として使用できるため、抵
抗素子を形成する工程を追加することなく半導体素子と
同時に抵抗素子を形成できるため、工程の短縮化が図ら
れ安価な半導体集積装置を実現できる。
り形成された抵抗素子をその抵抗値の測定後に抵抗素子
長さを変更することにより堆積した金属の抵抗値ばらつ
きを調整可能なため、ばらつきの中心値が安定し、高精
度の抵抗素子を含む半導体集積装置を高歩留まりで実現
できる。また、本発明ではオーミック電極などの高温の
熱工程を通すと形状が変化し、抵抗値のばらつきが大き
くなる金属も抵抗素子の材料として使用できるため、抵
抗素子を形成する工程を追加することなく半導体素子と
同時に抵抗素子を形成できるため、工程の短縮化が図ら
れ安価な半導体集積装置を実現できる。
【００１６】
【実施例】以下本発明による半導体集積装置の製造方法
を図面に基づいて説明する。
を図面に基づいて説明する。
【００１７】図１〜７は本発明の実施例１の概略構成を
工程順に説明する断面図である。
工程順に説明する断面図である。
【００１８】半絶縁性ＧａＡｓ基板１上に前記半絶縁性
ＧａＡｓ基板１の影響を低減するためのバッファ層２、
導電層となる第１のｎ型ＧａＡｓ層３およびオーミック
コンタクト層となる第２のｎ型ＧａＡｓ層４を分子線エ
ピタキシャル成長法により連続的に成長する。この連続
成長は金属気相成長法を用いた場合にも同様である。次
に、図１に示すようにゲート電極部の第２のｎ型ＧａＡ
ｓ層４ならびに第１のｎ型ＧａＡｓ層３の一部をエッチ
ングしてリセスを形成する。
ＧａＡｓ基板１の影響を低減するためのバッファ層２、
導電層となる第１のｎ型ＧａＡｓ層３およびオーミック
コンタクト層となる第２のｎ型ＧａＡｓ層４を分子線エ
ピタキシャル成長法により連続的に成長する。この連続
成長は金属気相成長法を用いた場合にも同様である。次
に、図１に示すようにゲート電極部の第２のｎ型ＧａＡ
ｓ層４ならびに第１のｎ型ＧａＡｓ層３の一部をエッチ
ングしてリセスを形成する。
【００１９】次に、選択的なホウ素イオン注入による電
気的な素子分離を行い、第１の絶縁膜５を５０００Å全
面に成長して、ゲート電極部の第１の絶縁膜５を異方性
ドライエッチング法により選択的にエッチングする。さ
らに、ＷＳｉ／Ａｕを連続的にスパッタ法により堆積し
た後、レジストによりパターニングを行い異方性ドライ
エッチング法により前記ＷＳｉ／Ａｕを加工して図２に
示すようにゲート電極６を形成する。
気的な素子分離を行い、第１の絶縁膜５を５０００Å全
面に成長して、ゲート電極部の第１の絶縁膜５を異方性
ドライエッチング法により選択的にエッチングする。さ
らに、ＷＳｉ／Ａｕを連続的にスパッタ法により堆積し
た後、レジストによりパターニングを行い異方性ドライ
エッチング法により前記ＷＳｉ／Ａｕを加工して図２に
示すようにゲート電極６を形成する。
【００２０】次に抵抗素子を形成する領域の第１の絶縁
膜５をゲート電極６の形成方法と同様に異方性ドライエ
ッチング法により選択的にエッチングし、ＷＳｉＮ膜７
をスパッタ法により堆積した後レジストによりパターニ
ングを行い、反応性ドライエッチング法により加工する
ことにより図３に示すように抵抗素子を形成する。
膜５をゲート電極６の形成方法と同様に異方性ドライエ
ッチング法により選択的にエッチングし、ＷＳｉＮ膜７
をスパッタ法により堆積した後レジストによりパターニ
ングを行い、反応性ドライエッチング法により加工する
ことにより図３に示すように抵抗素子を形成する。
【００２１】次に図４に示すように第１の絶縁膜５をウ
エットエッチング法によりエッチングを行いＡｕＧｅＮ
ｉを蒸着して、リフトオフ法により加工を行いオーミッ
ク電極８を形成する。この時に抵抗素子の抵抗値、また
は予め用意されているＴＥＧを用いたシート抵抗測定を
行い、抵抗素子の抵抗値を求める。求められた抵抗素子
の実測の抵抗値と、予め設計に用いられた設計の抵抗値
とを比較して抵抗値ずれ量を算出する。
エットエッチング法によりエッチングを行いＡｕＧｅＮ
ｉを蒸着して、リフトオフ法により加工を行いオーミッ
ク電極８を形成する。この時に抵抗素子の抵抗値、また
は予め用意されているＴＥＧを用いたシート抵抗測定を
行い、抵抗素子の抵抗値を求める。求められた抵抗素子
の実測の抵抗値と、予め設計に用いられた設計の抵抗値
とを比較して抵抗値ずれ量を算出する。
【００２２】次に図５に示すように第２の絶縁膜９を成
長して平坦化を行う。次に図６に示すように第２の絶縁
膜９上に感光材１０を塗布し、第１のスルーホール１２
部の露光を行い、更に、第１のスルーホール１２部の露
光に使用したものと異なるマスクを使用して、続けて第
２のスルーホール１３部の露光を行う。第２のスルーホ
ール１３部の露光の際、露光機上でオフセットをかけ、
抵抗素子の抵抗値のずれ量を第１のスルーホール１２並
びに第２のスルーホール１３間の距離で補正を行うこと
とする。
長して平坦化を行う。次に図６に示すように第２の絶縁
膜９上に感光材１０を塗布し、第１のスルーホール１２
部の露光を行い、更に、第１のスルーホール１２部の露
光に使用したものと異なるマスクを使用して、続けて第
２のスルーホール１３部の露光を行う。第２のスルーホ
ール１３部の露光の際、露光機上でオフセットをかけ、
抵抗素子の抵抗値のずれ量を第１のスルーホール１２並
びに第２のスルーホール１３間の距離で補正を行うこと
とする。
【００２３】最後に、電解メッキパス用金属を全面にス
パッタ法により堆積した後に、レジストによるパターニ
ングを施し、選択的にメッキを行い、前記メッキをマス
クに電解メッキパス用金属を異方性エッチングによりエ
ッチングを行って配線１１を形成して図７に示すような
半導体集積装置を製造する。
パッタ法により堆積した後に、レジストによるパターニ
ングを施し、選択的にメッキを行い、前記メッキをマス
クに電解メッキパス用金属を異方性エッチングによりエ
ッチングを行って配線１１を形成して図７に示すような
半導体集積装置を製造する。
【００２４】図８〜１３は本発明の実施例２の概略構成
を工程順に説明する断面図である。
を工程順に説明する断面図である。
【００２５】半絶縁性ＧａＡｓ基板１上に前記半絶縁性
ＧａＡｓ基板１の影響を低減するためのバッファ層２、
導電層となる第１のｎ型ＧａＡｓ層３およびオーミック
コンタクト層となる第２のｎ型ＧａＡｓ層４を分子線エ
ピタキシャル成長法により連続的に成長する。この連続
成長は金属気相成長法を用いた場合にも同様である。次
に、図８に示すようにゲート電極部、並びに抵抗素子部
の第２のｎ型ＧａＡｓ層４ならびに第１のｎ型ＧａＡｓ
層３の一部をエッチングしてリセスを形成する。
ＧａＡｓ基板１の影響を低減するためのバッファ層２、
導電層となる第１のｎ型ＧａＡｓ層３およびオーミック
コンタクト層となる第２のｎ型ＧａＡｓ層４を分子線エ
ピタキシャル成長法により連続的に成長する。この連続
成長は金属気相成長法を用いた場合にも同様である。次
に、図８に示すようにゲート電極部、並びに抵抗素子部
の第２のｎ型ＧａＡｓ層４ならびに第１のｎ型ＧａＡｓ
層３の一部をエッチングしてリセスを形成する。
【００２６】次に選択的なホウ素イオン注入による電気
的な素子分離を行い、第１の絶縁膜５を５０００Ａ全面
に成長して、ゲート電極部並びに抵抗素子部の第１の絶
縁膜５を異方性ドライエッチング法により選択的にエッ
チングする。さらに、ＷＳｉ／Ａｕを連続的にスパッタ
法により堆積した後、レジストによりパターニングを行
い異方性ドライエッチング法により前記ＷＳｉ／Ａｕを
加工して図９に示すようにゲート電極６並びに抵抗素子
６ａを形成する。
的な素子分離を行い、第１の絶縁膜５を５０００Ａ全面
に成長して、ゲート電極部並びに抵抗素子部の第１の絶
縁膜５を異方性ドライエッチング法により選択的にエッ
チングする。さらに、ＷＳｉ／Ａｕを連続的にスパッタ
法により堆積した後、レジストによりパターニングを行
い異方性ドライエッチング法により前記ＷＳｉ／Ａｕを
加工して図９に示すようにゲート電極６並びに抵抗素子
６ａを形成する。
【００２７】次に図１０に示すように第１の絶縁膜５を
ウエットエッチング法によりエッチングを行いＡｕＧｅ
Ｎｉを蒸着して、リフトオフ法により加工を行いオーミ
ック電極８を形成する。オーミック電極８の形成後に抵
抗素子の抵抗値、または予め用意されているＴＥＧを用
いたシート抵抗測定を行い、抵抗素子の抵抗値を求め
る。求められた抵抗素子の実測の抵抗値と、予め設計に
用いられた設計の抵抗値とを比較して抵抗値ずれ量を算
出する。
ウエットエッチング法によりエッチングを行いＡｕＧｅ
Ｎｉを蒸着して、リフトオフ法により加工を行いオーミ
ック電極８を形成する。オーミック電極８の形成後に抵
抗素子の抵抗値、または予め用意されているＴＥＧを用
いたシート抵抗測定を行い、抵抗素子の抵抗値を求め
る。求められた抵抗素子の実測の抵抗値と、予め設計に
用いられた設計の抵抗値とを比較して抵抗値ずれ量を算
出する。
【００２８】次に図１１に示すように第２の絶縁膜９を
成長して平坦化を行う。次に図１２に示すように第２の
絶縁膜９上に感光材１０を塗布し、第１のスルーホール
１２部の露光を行い、更に、第１のスルーホール１２部
の露光に使用したものと異なるマスクを使用して、続け
て第２のスルーホール１３部の露光を行う。第２のスル
ーホール１３部の露光の際、露光機上でオフセットをか
け、抵抗素子の抵抗値のずれ量を第１のスルーホール１
２並びに第２のスルーホール１３間の距離で補正を行う
こととする。
成長して平坦化を行う。次に図１２に示すように第２の
絶縁膜９上に感光材１０を塗布し、第１のスルーホール
１２部の露光を行い、更に、第１のスルーホール１２部
の露光に使用したものと異なるマスクを使用して、続け
て第２のスルーホール１３部の露光を行う。第２のスル
ーホール１３部の露光の際、露光機上でオフセットをか
け、抵抗素子の抵抗値のずれ量を第１のスルーホール１
２並びに第２のスルーホール１３間の距離で補正を行う
こととする。
【００２９】最後に、電解メッキパス用金属を全面にス
パッタ法により堆積した後に、レジストによるパターニ
ングを施し、選択的にメッキを行い、前記メッキをマス
クに電解メッキパス用金属を異方性エッチングによりエ
ッチングを行って配線１１を形成して図１３に示すよう
な半導体集積装置を製造する。
パッタ法により堆積した後に、レジストによるパターニ
ングを施し、選択的にメッキを行い、前記メッキをマス
クに電解メッキパス用金属を異方性エッチングによりエ
ッチングを行って配線１１を形成して図１３に示すよう
な半導体集積装置を製造する。
【００３０】図１４〜１９は本発明の実施例３の概略構
成を工程順に説明する断面図である。
成を工程順に説明する断面図である。
【００３１】半絶縁性ＧａＡｓ基板１上に前記半絶縁性
ＧａＡｓ基板１の影響を低減するためのバッファ層２、
導電層となる第１のｎ型ＧａＡｓ層３およびオーミック
コンタクト層となる第２のｎ型ＧａＡｓ層４を分子線エ
ピタキシャル成長法により連続的に成長する。この連続
成長は金属気相成長法を用いた場合にも同様である。次
に、図１４に示すようにゲート電極部の第２のｎ型Ｇａ
Ａｓ層４ならびに第１のｎ型ＧａＡｓ層３の一部をエッ
チングしてリセスを形成する。
ＧａＡｓ基板１の影響を低減するためのバッファ層２、
導電層となる第１のｎ型ＧａＡｓ層３およびオーミック
コンタクト層となる第２のｎ型ＧａＡｓ層４を分子線エ
ピタキシャル成長法により連続的に成長する。この連続
成長は金属気相成長法を用いた場合にも同様である。次
に、図１４に示すようにゲート電極部の第２のｎ型Ｇａ
Ａｓ層４ならびに第１のｎ型ＧａＡｓ層３の一部をエッ
チングしてリセスを形成する。
【００３２】次に、選択的なホウ素イオン注入による電
気的な素子分離を行い、第１の絶縁膜５を５０００Å全
面に成長して、ゲート電極部の前記第１の絶縁膜５を異
方性ドライエッチング法により選択的にエッチングす
る。さらに、ＷＳｉ／Ａｕを連続的にスパッタ法により
堆積した後、レジストによりパターニングを行い異方性
ドライエッチング法により前記ＷＳｉ／Ａｕを加工して
図１５に示すようにゲート電極６を形成する。
気的な素子分離を行い、第１の絶縁膜５を５０００Å全
面に成長して、ゲート電極部の前記第１の絶縁膜５を異
方性ドライエッチング法により選択的にエッチングす
る。さらに、ＷＳｉ／Ａｕを連続的にスパッタ法により
堆積した後、レジストによりパターニングを行い異方性
ドライエッチング法により前記ＷＳｉ／Ａｕを加工して
図１５に示すようにゲート電極６を形成する。
【００３３】次に図１６に示すようにオーミック電極８
形成部ならびに抵抗素子部の前記第１の絶縁膜５をウエ
ットエッチング法によりエッチングを行いＡｕＧｅＮｉ
を蒸着して、リフトオフ法により加工を行いオーミック
電極８、抵抗素子８ａを形成する。オーミック電極８の
形成後に抵抗素子の抵抗値、または予め用意されている
ＴＥＧを用いたシート抵抗測定を行い、抵抗素子の抵抗
値を求める。求められた抵抗素子の実測の抵抗値と、予
め設計に用いられた設計の抵抗値とを比較して抵抗値ず
れ量を算出する。
形成部ならびに抵抗素子部の前記第１の絶縁膜５をウエ
ットエッチング法によりエッチングを行いＡｕＧｅＮｉ
を蒸着して、リフトオフ法により加工を行いオーミック
電極８、抵抗素子８ａを形成する。オーミック電極８の
形成後に抵抗素子の抵抗値、または予め用意されている
ＴＥＧを用いたシート抵抗測定を行い、抵抗素子の抵抗
値を求める。求められた抵抗素子の実測の抵抗値と、予
め設計に用いられた設計の抵抗値とを比較して抵抗値ず
れ量を算出する。
【００３４】次に図１７に示すように第２の絶縁膜９を
成長して平坦化を行う。次に図１８に示すように第２の
絶縁膜９上に感光材１０を塗布し、第１のスルーホール
１２部の露光を行い、更に、第１のスルーホール１２部
の露光に使用したものと異なるマスクを使用して、続け
て第２のスルーホール１３部の露光を行う。第２のスル
ーホール１３部の露光の際、露光機上でオフセットをか
け、抵抗素子の抵抗値のずれ量を第１のスルーホール１
２並びに第２のスルーホール１３間の距離で補正を行う
こととする。
成長して平坦化を行う。次に図１８に示すように第２の
絶縁膜９上に感光材１０を塗布し、第１のスルーホール
１２部の露光を行い、更に、第１のスルーホール１２部
の露光に使用したものと異なるマスクを使用して、続け
て第２のスルーホール１３部の露光を行う。第２のスル
ーホール１３部の露光の際、露光機上でオフセットをか
け、抵抗素子の抵抗値のずれ量を第１のスルーホール１
２並びに第２のスルーホール１３間の距離で補正を行う
こととする。
【００３５】最後に、電解メッキパス用金属を全面にス
パッタ法により堆積した後に、レジストによるパターニ
ングを施し、選択的にメッキを行い、前記メッキをマス
クに電解メッキパス用金属を異方性エッチングによりエ
ッチングを行って配線１１を形成して図１９に示すよう
な半導体集積装置を製造する。
パッタ法により堆積した後に、レジストによるパターニ
ングを施し、選択的にメッキを行い、前記メッキをマス
クに電解メッキパス用金属を異方性エッチングによりエ
ッチングを行って配線１１を形成して図１９に示すよう
な半導体集積装置を製造する。
【００３６】
【発明の効果】本発明は、抵抗素子を含む半導体集積装
置に関し、抵抗素子の抵抗値を測定し、抵抗値のずれ量
を予め測定し、抵抗素子の距離を変化できることから抵
抗素子に使用する材料の膜厚ばらつきを吸収できるため
に、プロセス上の膜厚ばらつき以内に高精度な抵抗素子
を実現でき、高精度な抵抗素子を有する半導体集積装置
を高歩留まりで実現する効果を有する。
置に関し、抵抗素子の抵抗値を測定し、抵抗値のずれ量
を予め測定し、抵抗素子の距離を変化できることから抵
抗素子に使用する材料の膜厚ばらつきを吸収できるため
に、プロセス上の膜厚ばらつき以内に高精度な抵抗素子
を実現でき、高精度な抵抗素子を有する半導体集積装置
を高歩留まりで実現する効果を有する。
【図面の簡単な説明】
【図１】本発明の実施例１の第１工程の概略構成を説明
する断面図である。
する断面図である。
【図２】本発明の実施例１の第２工程の概略構成を説明
する断面図である。
する断面図である。
【図３】本発明の実施例１の第３工程の概略構成を説明
する断面図である。
する断面図である。
【図４】本発明の実施例１の第４工程の概略構成を説明
する断面図である。
する断面図である。
【図５】本発明の実施例１の第５工程の概略構成を説明
する断面図である。
する断面図である。
【図６】本発明の実施例１の第６工程の概略構成を説明
する断面図である。
する断面図である。
【図７】本発明の実施例１の第７工程の概略構成を説明
する断面図である。
する断面図である。
【図８】本発明の実施例２の第１工程の概略構成を説明
する断面図である。
する断面図である。
【図９】本発明の実施例２の第２工程の概略構成を説明
する断面図である。
する断面図である。
【図１０】本発明の実施例２の第３工程の概略構成を説
明する断面図である。
明する断面図である。
【図１１】本発明の実施例２の第４工程の概略構成を説
明する断面図である。
明する断面図である。
【図１２】本発明の実施例２の第５工程の概略構成を説
明する断面図である。
明する断面図である。
【図１３】本発明の実施例２の第６工程の概略構成を説
明する断面図である。
明する断面図である。
【図１４】本発明の実施例３の第１工程の概略構成を説
明する断面図である。
明する断面図である。
【図１５】本発明の実施例３の第２工程の概略構成を説
明する断面図である。
明する断面図である。
【図１６】本発明の実施例３の第３工程の概略構成を説
明する断面図である。
明する断面図である。
【図１７】本発明の実施例３の第４工程の概略構成を説
明する断面図である。
明する断面図である。
【図１８】本発明の実施例３の第５工程の概略構成を説
明する断面図である。
明する断面図である。
【図１９】本発明の実施例３の第６工程の概略構成を説
明する断面図である。
明する断面図である。
【図２０】従来の抵抗素子を含む半導体集積装置の製造
方法の第１工程を説明する断面図である。
方法の第１工程を説明する断面図である。
【図２１】従来の抵抗素子を含む半導体集積装置の製造
方法の第２工程を説明する断面図である。
方法の第２工程を説明する断面図である。
【図２２】従来の抵抗素子を含む半導体集積装置の製造
方法の第３工程を説明する断面図である。
方法の第３工程を説明する断面図である。
【図２３】従来の抵抗素子を含む半導体集積装置の製造
方法の第４工程を説明する断面図である。
方法の第４工程を説明する断面図である。
【図２４】従来の抵抗素子を含む半導体集積装置の製造
方法の第５工程を説明する断面図である。
方法の第５工程を説明する断面図である。
【図２５】従来の抵抗素子を含む半導体集積装置の製造
方法の第６工程を説明する断面図である。
方法の第６工程を説明する断面図である。
【図２６】従来の抵抗素子を含む半導体集積装置の製造
方法の第７工程を説明する断面図である。
方法の第７工程を説明する断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ バッファ層 ３ 第１のｎ型ＧａＡｓ層 ４ 第２のｎ型ＧａＡｓ層 ５ 第１の絶縁膜 ６ ゲート電極 ７ ＷＳｉＮ膜 ８ オーミック電極 ９ 第２の絶縁膜 １０ 感光材 １１ 配線 １２ 第１のスルーホール １３ 第２のスルーホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (2)
- 【請求項１】 半絶縁性ＧａＡｓ基板上に導電層を有し
前記導電層とオーム性接合するソース電極およびドレイ
ン電極の２つのオーミック電極、および前記オーミック
電極に挟まれるゲート電極からなる半導体素子を形成す
る工程、前記半絶縁性ＧａＡｓ基板上に抵抗素子となる
金属を堆積する工程、前記抵抗素子となる金属を加工す
る工程、前記金属を用いた抵抗素子の抵抗値を測定する
工程、前記抵抗素子と外部を電気的に接続する２つ以上
のスルーホールのうち異なるスルーホールを２回以上に
分けて連続的に露光を行う工程、前記抵抗素子金属上に
形成する前記スルーホールを全て同時にエッチングして
形成する工程、配線を形成する工程を有し、前記抵抗素
子に使用する材料が半導体素子のゲート電極の材料と同
一であり、かつ前記抵抗素子並びに前記ゲート電極を同
時に形成することを特徴とする半導体集積装置の製造方
法。 - 【請求項２】 半絶縁性ＧａＡｓ基板上に導電層を有し
前記導電層とオーム性接合するソース電極およびドレイ
ン電極の２つのオーミック電極、および前記オーミック
電極に挟まれるゲート電極からなる半導体素子を形成す
る工程、前記半絶縁性ＧａＡｓ基板上に抵抗素子となる
金属を堆積する工程、前記抵抗素子となる金属を加工す
る工程、前記金属を用いた抵抗素子の抵抗値を測定する
工程、前記抵抗素子と外部を電気的に接続する２つ以上
のスルーホールのうち異なるスルーホールを２回以上に
分けて連続的に露光を行う工程、前記抵抗素子金属上に
形成する前記スルーホールを全て同時にエッチングして
形成する工程、配線を形成する工程を有し、前記抵抗素
子に使用する材料が半導体素子のオーミック電極の材料
と同一であり、かつ前記抵抗素子並びに前記オーミック
電極を同時に形成することを特徴とする半導体集積装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7157296A JP2674618B2 (ja) | 1995-06-23 | 1995-06-23 | 半導体集積装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7157296A JP2674618B2 (ja) | 1995-06-23 | 1995-06-23 | 半導体集積装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098063A JPH098063A (ja) | 1997-01-10 |
| JP2674618B2 true JP2674618B2 (ja) | 1997-11-12 |
Family
ID=15646569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7157296A Expired - Fee Related JP2674618B2 (ja) | 1995-06-23 | 1995-06-23 | 半導体集積装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674618B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3169124B2 (ja) | 1998-06-29 | 2001-05-21 | 日本電気株式会社 | 電界効果トランジスタおよびその製造方法 |
| JP2001168112A (ja) * | 1999-12-03 | 2001-06-22 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| CN106463411B (zh) * | 2014-05-21 | 2019-08-20 | 夏普株式会社 | 场效应晶体管 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62257770A (ja) * | 1986-05-02 | 1987-11-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2601814B2 (ja) * | 1987-02-19 | 1997-04-16 | 株式会社東芝 | 化合物半導体装置 |
| JPH02199865A (ja) * | 1989-01-27 | 1990-08-08 | Nec Corp | 半導体装置の製造方法 |
| JPH0682788B2 (ja) * | 1989-11-02 | 1994-10-19 | ローム株式会社 | 抵抗内蔵半導体装置 |
| JPH04168763A (ja) * | 1990-10-31 | 1992-06-16 | Shimadzu Corp | ポリシリコン抵抗体の製造方法 |
| JPH04346467A (ja) * | 1991-05-24 | 1992-12-02 | Sumitomo Electric Ind Ltd | 半導体装置 |
-
1995
- 1995-06-23 JP JP7157296A patent/JP2674618B2/ja not_active Expired - Fee Related
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|---|---|
| JPH098063A (ja) | 1997-01-10 |
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