JPS62257770A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPS62257770A JPS62257770A JP10101486A JP10101486A JPS62257770A JP S62257770 A JPS62257770 A JP S62257770A JP 10101486 A JP10101486 A JP 10101486A JP 10101486 A JP10101486 A JP 10101486A JP S62257770 A JPS62257770 A JP S62257770A
- Authority
- JP
- Japan
- Prior art keywords
- resistance element
- resistance
- electrode
- tungsten nitride
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 150000001875 compounds Chemical class 0.000 claims abstract description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 24
- 239000010937 tungsten Substances 0.000 claims description 23
- -1 tungsten nitride Chemical class 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 238000005121 nitriding Methods 0.000 claims description 8
- 125000004433 nitrogen atom Chemical group N* 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical group [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 abstract description 19
- 150000002500 ions Chemical class 0.000 abstract description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 5
- 238000002513 implantation Methods 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 33
- 239000007789 gas Substances 0.000 description 9
- 239000013078 crystal Substances 0.000 description 6
- 238000002156 mixing Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000005546 reactive sputtering Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 241000208140 Acer Species 0.000 description 1
- BVKZGUZCCUSVTD-UHFFFAOYSA-M Bicarbonate Chemical compound OC([O-])=O BVKZGUZCCUSVTD-UHFFFAOYSA-M 0.000 description 1
- 241000917012 Quercus floribunda Species 0.000 description 1
- 241000277331 Salmonidae Species 0.000 description 1
- 241001077957 Spilanthes urens Species 0.000 description 1
- 238000002441 X-ray diffraction Methods 0.000 description 1
- 238000005299 abrasion Methods 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000009501 film coating Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000007665 sagging Methods 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明はＩＩＩ −Ｖ族化合物半纏体上に形成されたＦ
ＢＴと抵抗素子とを具備する半導体装置及びその製造方
法に係り、特にＦＥＴのゲート電極と抵抗素子を構成す
る物質に関する。
ＢＴと抵抗素子とを具備する半導体装置及びその製造方
法に係り、特にＦＥＴのゲート電極と抵抗素子を構成す
る物質に関する。
（従来の技術）
近年１１１− Ｖ族化せ物半噂体を使用した半４体素子
（例えばＯａＡｓＭ’Ｅ Ｓ １” Ｅ Ｔ ）はマイ
クロ半導体基板に複数個集値したモノリフツクマイクロ
波集積回路（＆ｉ Ｍ Ｉ Ｃ）の開発が進められてい
る。このなかでＦ Ｅ Ｔは藺性能化の開発が広く行な
われているが、ＭＭＩＣの性能向上には抵抗素子やキヤ
パシタの梢屁、再現性をあわせて向上ざぜる必要がある
。しかしながら戊仕のｌ’ｖｌ Ｍ Ｉ Ｃの抵抗素子
は一般に半導体基板中にイオン圧入、拡散等により、不
純物層を形成する半導体抵抗素子を用いるために牛碑体
基板の結晶の品質及び形成条件に左右され必ずしも満足
する精度や褥境性を得られない問題があった。
（例えばＯａＡｓＭ’Ｅ Ｓ １” Ｅ Ｔ ）はマイ
クロ半導体基板に複数個集値したモノリフツクマイクロ
波集積回路（＆ｉ Ｍ Ｉ Ｃ）の開発が進められてい
る。このなかでＦ Ｅ Ｔは藺性能化の開発が広く行な
われているが、ＭＭＩＣの性能向上には抵抗素子やキヤ
パシタの梢屁、再現性をあわせて向上ざぜる必要がある
。しかしながら戊仕のｌ’ｖｌ Ｍ Ｉ Ｃの抵抗素子
は一般に半導体基板中にイオン圧入、拡散等により、不
純物層を形成する半導体抵抗素子を用いるために牛碑体
基板の結晶の品質及び形成条件に左右され必ずしも満足
する精度や褥境性を得られない問題があった。
すなわち第８図（ａ）〜（ｅ）に従来のＧ ａ Ａ ｓ
ＭＭＩ Ｃの製造方法及びその猶造を示す。第８図ｔ
ａ）に示すように半杷碌性ＧａＡｓ基板】の上に動作層
２を例えば加速電圧＝ ７０ ＫｅＶ 、注入−１＝３
．５ｘ１ｏ１２０−２ にてｄ＋ イオンのε人によ
り形成し、この動作層２を挾むようにソース電極領域及
びドレイン電極領域となるｎ＋／曽３を例えば加速’ｔ
ＪｉＥＥ＝ ２５０ ＫｅＶ 、 ｆｉ入Ｒ＝ ４
Ｘ １０１３ａｎＹＫてＳｉ＋ イオンの注入により形
成する。ざらにＧ ａ Ａ ｓ基数１の抵抗素子形成領
域にｎ＋Ｎ４を上記ｎ＋層３を形成する条件により選択
イオン注入により形成する。
ＭＭＩ Ｃの製造方法及びその猶造を示す。第８図ｔ
ａ）に示すように半杷碌性ＧａＡｓ基板】の上に動作層
２を例えば加速電圧＝ ７０ ＫｅＶ 、注入−１＝３
．５ｘ１ｏ１２０−２ にてｄ＋ イオンのε人によ
り形成し、この動作層２を挾むようにソース電極領域及
びドレイン電極領域となるｎ＋／曽３を例えば加速’ｔ
ＪｉＥＥ＝ ２５０ ＫｅＶ 、 ｆｉ入Ｒ＝ ４
Ｘ １０１３ａｎＹＫてＳｉ＋ イオンの注入により形
成する。ざらにＧ ａ Ａ ｓ基数１の抵抗素子形成領
域にｎ＋Ｎ４を上記ｎ＋層３を形成する条件により選択
イオン注入により形成する。
次に＠８図（ｂ）に示すようにソースを極５及びドレイ
ン電極６をｎ＋ｒ＃Ｉ４上罠、又抵抗用電極（７−１，
７−２）をｎ＋層５上にそれぞれり７ト・オフ法により
例えはＡ ｕ Ｇ ｅとｐｔとの２重構造により形成す
る。次に第８図ｆｃｌに示すように動作層２の所定位置
にり７トオフ法によりゲート電極８を例えばＴｉ、Ａｌ
、Ｔｉを順次堆積して形成する。さらに表面保護膜とし
て例えばＳｉ０，９を各電極が形成された（） ａ Ａ
ｓ基板上１の全面に扱覆する。
ン電極６をｎ＋ｒ＃Ｉ４上罠、又抵抗用電極（７−１，
７−２）をｎ＋層５上にそれぞれり７ト・オフ法により
例えはＡ ｕ Ｇ ｅとｐｔとの２重構造により形成す
る。次に第８図ｆｃｌに示すように動作層２の所定位置
にり７トオフ法によりゲート電極８を例えばＴｉ、Ａｌ
、Ｔｉを順次堆積して形成する。さらに表面保護膜とし
て例えばＳｉ０，９を各電極が形成された（） ａ Ａ
ｓ基板上１の全面に扱覆する。
次（第８図ｔｄ）に示すようにレジストマスク】Ｏを用
いて５ｉ０２膜９の各電極に対応する位置に配＋ｍ ’
ｉＩ！ １ｍ接続用の開孔部１１をそれぞれ形成し、最
後に第８図（ｅ）に示すようにレジストマスク】０を除
去した後列えば’Ｉ’ｉ、ｐｔ、Ａｕを順次堆積し′ｆ
ｃ配線電極１２を開孔部】】を通して各電極の接続を行
い、ＭＭＩＣを製造する。
いて５ｉ０２膜９の各電極に対応する位置に配＋ｍ ’
ｉＩ！ １ｍ接続用の開孔部１１をそれぞれ形成し、最
後に第８図（ｅ）に示すようにレジストマスク】０を除
去した後列えば’Ｉ’ｉ、ｐｔ、Ａｕを順次堆積し′ｆ
ｃ配線電極１２を開孔部】】を通して各電極の接続を行
い、ＭＭＩＣを製造する。
ところでＭＭＩＣでは回路内部の抵抗素子をにＥＴの負
荷抵抗としているので、その抵抗素子のバッツ千がＭ
Ｍ Ｉ Ｃの増幅利得の変動やＦＥＴのドレインバイア
ス点の変動の原因となる。
荷抵抗としているので、その抵抗素子のバッツ千がＭ
Ｍ Ｉ Ｃの増幅利得の変動やＦＥＴのドレインバイア
ス点の変動の原因となる。
したがってＭ Ｍ Ｉ Ｃを安定に動作させるには、抵
抗値の拮肚を上げて形成する必要がある。しかし第８図
に示した従来のＭＭＩ（、：では第８図１ａ）に示すよ
うにＭ Ｍ Ｉ Ｃの抵抗素子として、イ万ン注入され
たｎ＋層４を抵抗素子として使用するため基板結晶の品
質及び熱処珈粂件に影ｊ８される。特に基数結晶は残留
不純物や結晶欠陥が存在し、その制御が困難なため、結
晶品質が一定したＧ ａ Ａ ｓ基板を得ることが困難
である。
抗値の拮肚を上げて形成する必要がある。しかし第８図
に示した従来のＭＭＩ（、：では第８図１ａ）に示すよ
うにＭ Ｍ Ｉ Ｃの抵抗素子として、イ万ン注入され
たｎ＋層４を抵抗素子として使用するため基板結晶の品
質及び熱処珈粂件に影ｊ８される。特に基数結晶は残留
不純物や結晶欠陥が存在し、その制御が困難なため、結
晶品質が一定したＧ ａ Ａ ｓ基板を得ることが困難
である。
そのため？に抗素子を形成するためＳ＋を注入してｎ＋
層４を形成するが、このｎ’Ｎ１ｊ４の活性化率が変動
し、その結果抵抗値の再現性や均一性は態化する。又ｎ
＋層４を抵抗素子として使用するためには、抵抗用電極
（７−１，７−２）などのオーム性電極の形成が必要で
あり、抵抗用電極（７−１，７−２）とｎ＋層４間には
接触抵抗が存在し、その値はｔ極形成の前処理や熱処理
により大きく異なり制御性が乏しくなるので抵抗素子の
抵抗値の初密制御が困難となる。
層４を形成するが、このｎ’Ｎ１ｊ４の活性化率が変動
し、その結果抵抗値の再現性や均一性は態化する。又ｎ
＋層４を抵抗素子として使用するためには、抵抗用電極
（７−１，７−２）などのオーム性電極の形成が必要で
あり、抵抗用電極（７−１，７−２）とｎ＋層４間には
接触抵抗が存在し、その値はｔ極形成の前処理や熱処理
により大きく異なり制御性が乏しくなるので抵抗素子の
抵抗値の初密制御が困難となる。
さらにこの接触抵抗はオーム性電極である抵抗用ｉ！極
（７−１，７−２）の寸法が小姑くなる＃１ど大きくな
るためＭＭＩＣの寸法上の制約が生じる。
（７−１，７−２）の寸法が小姑くなる＃１ど大きくな
るためＭＭＩＣの寸法上の制約が生じる。
又最近特注の均一性、再現性の点でＭ Ｍ Ｉ Ｃを構
成するＦ’ＥＴを自己整合的に形成されることが有望視
され、例えば筒融点ゲート電極と自己整合したｎ 層を
有するＦ ＥＴが形成されている。しかしこの鳩舎（Ｊ
ａ Ａ ｓ ｆｉ、板を活性化することによＦ）ｎ＋
層を形成するが、この際ゲート電極材料が熱に弱いので
、熱処理温度を低く、時間を坦くする等の熱処理条件に
制約を受け、ｎ＋層の活性化か不光分になりＭ Ｍ Ｉ
Ｃの）ＥＴ及びｎ＋層により形成された抵抗素子の再
埃註、均−注が低下する問題がある。
成するＦ’ＥＴを自己整合的に形成されることが有望視
され、例えば筒融点ゲート電極と自己整合したｎ 層を
有するＦ ＥＴが形成されている。しかしこの鳩舎（Ｊ
ａ Ａ ｓ ｆｉ、板を活性化することによＦ）ｎ＋
層を形成するが、この際ゲート電極材料が熱に弱いので
、熱処理温度を低く、時間を坦くする等の熱処理条件に
制約を受け、ｎ＋層の活性化か不光分になりＭ Ｍ Ｉ
Ｃの）ＥＴ及びｎ＋層により形成された抵抗素子の再
埃註、均−注が低下する問題がある。
又Ａｉ ６ｊ Ｉ Ｃの抵抗素子の形成において、Ｇａ
Ａｓ 基板に例えばＴａＮなどの金属膜を反応性スパッ
タ法により被着させた金楓薄膜批抗が用いられる場合が
ある。これは金属膜の比抵抗と膜厚を制御することによ
り再税性に浸れた抵抗として使用されている。しかしＦ
ＥＴを含んだＭＭＩｃにおいては金属膜形成時に、スパ
ッタダメージが発生し、７ヨツトキ特注の劣化やドレイ
ン飽和Ｋｍの減少などのに′ＥＩｌ＋の特注か低下した
り、ざらに製造工程が煩雑となるなど独々の問題が発生
した。
Ａｓ 基板に例えばＴａＮなどの金属膜を反応性スパッ
タ法により被着させた金楓薄膜批抗が用いられる場合が
ある。これは金属膜の比抵抗と膜厚を制御することによ
り再税性に浸れた抵抗として使用されている。しかしＦ
ＥＴを含んだＭＭＩｃにおいては金属膜形成時に、スパ
ッタダメージが発生し、７ヨツトキ特注の劣化やドレイ
ン飽和Ｋｍの減少などのに′ＥＩｌ＋の特注か低下した
り、ざらに製造工程が煩雑となるなど独々の問題が発生
した。
（発明が解決しようとする問題点）
以上述べたように従来の半導体装置及びその製造方法で
は、半導体装置を構成する抵抗素子の抵抗値が基板結晶
の品質や熱処理工程のために安定しないので、抵抗素子
を負荷抵抗としているＦＥＴの特性が変動し、ざらにＰ
ＥＴのゲート電極が自己整合にＦ Ｅ Ｔを形成する等
の熱処理工程のためにショットキ特注が劣化した。した
がって半導体装置を構成する各素子の製造工程における
不具合のために半導体装置の性能が低下した。そこで本
発明では上記の欠点を除去するもので安定した抵抗値を
示す抵抗素子及び良好なショットキ特性を示すＦＢＴを
Ｍした半導体装置及びその製造方法を提供することを目
的とする。
は、半導体装置を構成する抵抗素子の抵抗値が基板結晶
の品質や熱処理工程のために安定しないので、抵抗素子
を負荷抵抗としているＦＥＴの特性が変動し、ざらにＰ
ＥＴのゲート電極が自己整合にＦ Ｅ Ｔを形成する等
の熱処理工程のためにショットキ特注が劣化した。した
がって半導体装置を構成する各素子の製造工程における
不具合のために半導体装置の性能が低下した。そこで本
発明では上記の欠点を除去するもので安定した抵抗値を
示す抵抗素子及び良好なショットキ特性を示すＦＢＴを
Ｍした半導体装置及びその製造方法を提供することを目
的とする。
（問題点を解決するための手段）
上ｊピ月的を達成するために本発明の半導体装置では、
半導体装置を構成するｍ−ｖｉ化合物牛尋体基檄上に形
成されるＦＥＴのゲート電極と抵抗素子とが窒化タング
ステンにより形成されている。
半導体装置を構成するｍ−ｖｉ化合物牛尋体基檄上に形
成されるＦＥＴのゲート電極と抵抗素子とが窒化タング
ステンにより形成されている。
父上記目的を達成するために本発明の半導体装置の製造
方法では、Ｆ’ＥＴ形成領域に動作層が形成された１１
−ｖ族化合物半導体基板の表面に窒化タングステン膜を
形成する０次に窒化タングステン膜の動作層のゲート領
域に対応した位置にレジストマスクを塗布する。
方法では、Ｆ’ＥＴ形成領域に動作層が形成された１１
−ｖ族化合物半導体基板の表面に窒化タングステン膜を
形成する０次に窒化タングステン膜の動作層のゲート領
域に対応した位置にレジストマスクを塗布する。
又同時に窒化タングステン膜の抵抗素子形成領域に対応
した位置にレジストマスクを塗布する。次にレジストマ
スクをマスクにして皆化タ／ゲステン膜を除去すること
によりゲート電極及び抵抗素子を形成する０次にＦＥＴ
を自己全台により形成し、）’ＥＴと抵抗素子を配線す
ることにより半導体装置が製造される０ （ｔ’ｖ用） 本発明の半導体装置及びその製造方法では、抵抗素子及
びＦＥＴのゲー）！極を窒化タングステンにより構成す
るので、抵抗素子及びゲートｉ！Ｌ極形成工程後の自己
整合によりＦＥＴを形成する場合の熱処理等に対しても
抵抗素子の抵抗値が安定し、又ゲート電極のショットキ
特性が良好である０ すなわち第４図に窒化タングステンによシ形成した抵抗
素子の温度と比抵抗ρの関係を示す。
した位置にレジストマスクを塗布する。次にレジストマ
スクをマスクにして皆化タ／ゲステン膜を除去すること
によりゲート電極及び抵抗素子を形成する０次にＦＥＴ
を自己全台により形成し、）’ＥＴと抵抗素子を配線す
ることにより半導体装置が製造される０ （ｔ’ｖ用） 本発明の半導体装置及びその製造方法では、抵抗素子及
びＦＥＴのゲー）！極を窒化タングステンにより構成す
るので、抵抗素子及びゲートｉ！Ｌ極形成工程後の自己
整合によりＦＥＴを形成する場合の熱処理等に対しても
抵抗素子の抵抗値が安定し、又ゲート電極のショットキ
特性が良好である０ すなわち第４図に窒化タングステンによシ形成した抵抗
素子の温度と比抵抗ρの関係を示す。
第４図より７００℃以上の温度では比抵抗ρは一定値を
示すことがわかり、すなわち抵抗値は安定する０又第５
図は窒化タングステンにより形成したゲートＩＩ極のシ
ョットキ特性（整（７１Ｃ性の良否を示すｎ値とバリア
の昼さ）を示したものである。第５図より８００°Ｃ程
度までｎ ｆｌｉＴの頃は低くショットキ時性は良好で
ある。したがって窒化タングステンにより抵抗素子及び
ゲート電極を形成した場合には７００ ’Ｏ〜８００”
Ｃの温度により熱処理を行っても性能の低下を生じない
。ところで自己整合によりＦＥＴを形成する場合の熱処
理温度として７００℃〜８００°０は適当であるので、
本発明の半導体装置及びその製造方法は有効である。
示すことがわかり、すなわち抵抗値は安定する０又第５
図は窒化タングステンにより形成したゲートＩＩ極のシ
ョットキ特性（整（７１Ｃ性の良否を示すｎ値とバリア
の昼さ）を示したものである。第５図より８００°Ｃ程
度までｎ ｆｌｉＴの頃は低くショットキ時性は良好で
ある。したがって窒化タングステンにより抵抗素子及び
ゲート電極を形成した場合には７００ ’Ｏ〜８００”
Ｃの温度により熱処理を行っても性能の低下を生じない
。ところで自己整合によりＦＥＴを形成する場合の熱処
理温度として７００℃〜８００°０は適当であるので、
本発明の半導体装置及びその製造方法は有効である。
（実施例）
以下本発明の一つの実施例を図面を参照して説明する。
第１図は本発明の半導体装置に係り、ｌ−Ｖ族化合物半
導体基敬上にＦ Ｅ Ｔ及び抵抗索子を有したＭ Ｎｉ
Ｉ Ｃの構造の一部を示したものである〇第１図に示
すようにＭＭＩＣを構成するＦｇ ’ｒはＧａＡｓ基板
２１に形成された動ｆ′Ｆ一層２２上に設けられたゲー
ト電極２６、この動作層２】を挾むようにして形成され
たｎ＋層２９上に設けられたソース電極３】及びドレイ
ン電極３２が設けられている。なおゲート電極２６は窒
化タングステンにより、ソース電極３】及びドレインを
極３２はＡ ｕ Ｏｅとｐｔとの２Ｎ構造により構成さ
れている。又ＭＭＩＣを構成する抵抗素ユク 訳す窒化タングステンにより構成されている。
導体基敬上にＦ Ｅ Ｔ及び抵抗索子を有したＭ Ｎｉ
Ｉ Ｃの構造の一部を示したものである〇第１図に示
すようにＭＭＩＣを構成するＦｇ ’ｒはＧａＡｓ基板
２１に形成された動ｆ′Ｆ一層２２上に設けられたゲー
ト電極２６、この動作層２】を挾むようにして形成され
たｎ＋層２９上に設けられたソース電極３】及びドレイ
ン電極３２が設けられている。なおゲート電極２６は窒
化タングステンにより、ソース電極３】及びドレインを
極３２はＡ ｕ Ｏｅとｐｔとの２Ｎ構造により構成さ
れている。又ＭＭＩＣを構成する抵抗素ユク 訳す窒化タングステンにより構成されている。
σらにＦＥ’Ｉ’のドレイン電極３２と抵抗素子２７と
は配線電極３５により接続されてＭ Ｍ Ｉ Ｃを構成
する。
は配線電極３５により接続されてＭ Ｍ Ｉ Ｃを構成
する。
仄に第１図に示したＭ Ｍ Ｉ Ｃの製造工程を第２図
ｔａｌ〜ｔｇ）の工程断面図を用いて説明する。
ｔａｌ〜ｔｇ）の工程断面図を用いて説明する。
第２図（ａ）に示すように半絶縁性Ｇ ａ Ａ ｓ基板
２】の上に動作ＩＷ１２２を例えば加速電圧＝７０Ｋｅ
Ｖ。
２】の上に動作ＩＷ１２２を例えば加速電圧＝７０Ｋｅ
Ｖ。
注入量＝３．５×１０ ｃｍ にてＳｉ＋イオンの
注入により形成する。次に第２図（ｂｌに示すようにＧ
ａＡｓ１機２１の表面上に反応性スパッタ法により窒化
タングステン（ＷＮ）ｉ２３を５０ＯＡ堆積する。さら
に動ｌ／Ｉｌ：Ｎｌ２２に対応したＷＮ膜２３上にゲー
ト電極形成用レジストマスク２４゜’ｖＶ Ｎ膜２３上
の所定の抵抗形成域に抵抗累子形成用しンストマスク２
５をそれぞれリン・グラフィ技術により形成する。次に
第２図（Ｃ）に示すようにレジストマスク（２４，２５
）をマスクにしてＷＮ膜２３を例えば反応性イオンエツ
チング法により除去し、ＷＮから構成されるゲートｔｌ
極２６と抵抗索子２７を形成する。
注入により形成する。次に第２図（ｂｌに示すようにＧ
ａＡｓ１機２１の表面上に反応性スパッタ法により窒化
タングステン（ＷＮ）ｉ２３を５０ＯＡ堆積する。さら
に動ｌ／Ｉｌ：Ｎｌ２２に対応したＷＮ膜２３上にゲー
ト電極形成用レジストマスク２４゜’ｖＶ Ｎ膜２３上
の所定の抵抗形成域に抵抗累子形成用しンストマスク２
５をそれぞれリン・グラフィ技術により形成する。次に
第２図（Ｃ）に示すようにレジストマスク（２４，２５
）をマスクにしてＷＮ膜２３を例えば反応性イオンエツ
チング法により除去し、ＷＮから構成されるゲートｔｌ
極２６と抵抗索子２７を形成する。
さらに）’ Ｅ ’Ｉ’を自己螢曾に形成するために第
２図（ｄ）に示すように動作ｒ−２２以外のＧ ａ Ａ
ｓ基板２】と抵抗索子２７をレジストマスク２８によ
り被覆した後、ゲート１ｊＬ極２６をマスクとして動１
’ｌ＝！ＶＩ２２にｎ 層２９を例えば加速電圧＝２５
０ＫｅＶ、注入量＝ ４ Ｘ １０１３ｃｍ ”（Ｃテ
Ｓｉ”イオンの注入により形成する。次に第２図（ｅ）
に示すようにレジストマスク２８を除去した後、ＧａＡ
ｓ基板２】の表面に例えばＰＳＧ膜などの絶縁膜３０を
５０００Ａ程置堆積し、約８００°Ｃの熱処理を施す。
２図（ｄ）に示すように動作ｒ−２２以外のＧ ａ Ａ
ｓ基板２】と抵抗索子２７をレジストマスク２８によ
り被覆した後、ゲート１ｊＬ極２６をマスクとして動１
’ｌ＝！ＶＩ２２にｎ 層２９を例えば加速電圧＝２５
０ＫｅＶ、注入量＝ ４ Ｘ １０１３ｃｍ ”（Ｃテ
Ｓｉ”イオンの注入により形成する。次に第２図（ｅ）
に示すようにレジストマスク２８を除去した後、ＧａＡ
ｓ基板２】の表面に例えばＰＳＧ膜などの絶縁膜３０を
５０００Ａ程置堆積し、約８００°Ｃの熱処理を施す。
次にソース電極及びドレイン電極を形成するため第２図
ｆｆ）に示すように絶縁膜３０上のｎ 層２９に対応し
た位置に開孔を設け、絶縁膜３０をマスクにしてリフト
オフ法によりｎ＋庸２９にＡｕＧｅとｐｔとの２重構造
のソース電極３】及びドレイン電極３２を形成する。
ｆｆ）に示すように絶縁膜３０上のｎ 層２９に対応し
た位置に開孔を設け、絶縁膜３０をマスクにしてリフト
オフ法によりｎ＋庸２９にＡｕＧｅとｐｔとの２重構造
のソース電極３】及びドレイン電極３２を形成する。
次に第２図ｔｇｌに示すようにＧ ａ Ａ ｓ基板２ｆ
上にレジスト３３を破着した後、抵抗素子２７に対応し
た位置に配＠電極接続用開孔３４を形成し、この開孔３
４を通して絶縁膜３０を除去して抵抗素子２７の一部を
露出する。Ｒ後にレジスト３３を除去して抵抗素子２７
とドレイン電極３２とを例えばｉ’ｉ、 ｐ ｔ、 Ａ
ｕをｊ１ハ似堆積した配＠電他３５により接続して第１
図に示しだん（へ１ｉＣが形成される。
上にレジスト３３を破着した後、抵抗素子２７に対応し
た位置に配＠電極接続用開孔３４を形成し、この開孔３
４を通して絶縁膜３０を除去して抵抗素子２７の一部を
露出する。Ｒ後にレジスト３３を除去して抵抗素子２７
とドレイン電極３２とを例えばｉ’ｉ、 ｐ ｔ、 Ａ
ｕをｊ１ハ似堆積した配＠電他３５により接続して第１
図に示しだん（へ１ｉＣが形成される。
ところで本発明者は上記製造方法によって形成されたＭ
Ｍ Ｉ Ｃを構成する抵抗素子とＦＥＴのショットキ
特性を調べたｏＧａＡｓ基板上に形成された抵抗素子の
抵抗値札は一般に几＝ρ・Ｌ／（〜■・ｄ）ｆＱ）とし
て表わされる。ここで、ρは比抵抗（Ω・Ｃ１１Ｋ）、
Ｌは抵抗素子の長さ（ＣＩｎ）。
Ｍ Ｉ Ｃを構成する抵抗素子とＦＥＴのショットキ
特性を調べたｏＧａＡｓ基板上に形成された抵抗素子の
抵抗値札は一般に几＝ρ・Ｌ／（〜■・ｄ）ｆＱ）とし
て表わされる。ここで、ρは比抵抗（Ω・Ｃ１１Ｋ）、
Ｌは抵抗素子の長さ（ＣＩｎ）。
〜■は抵抗素子の幅（備）、ｄｉ′！膜厚（Ｃｍ）であ
る。
る。
なおＷ、Ｌは抵抗素子の寸法であり、リングラフィ技術
等で決定されるため梢夏よく寸法制御を行うことができ
る。したがって抵抗値を制御するためには比抵抗ρと膜
厚ｄの制御が重要である０ 本発明者は抵抗素子及びＦＥＴのゲート電極を形成する
際のＷＮ膜形成乗件のうち、反応性スパッタ時のＮ２ガ
スとＡｒガスの混合比１ｒ）に層目してＷ Ｎ膜の評価
を行った。
等で決定されるため梢夏よく寸法制御を行うことができ
る。したがって抵抗値を制御するためには比抵抗ρと膜
厚ｄの制御が重要である０ 本発明者は抵抗素子及びＦＥＴのゲート電極を形成する
際のＷＮ膜形成乗件のうち、反応性スパッタ時のＮ２ガ
スとＡｒガスの混合比１ｒ）に層目してＷ Ｎ膜の評価
を行った。
なお混合比ｒはｒ ＝ Ｐ Ｎ ２ ／ （Ｐ Ｎ ２
＋ Ｐ Ａ ｒ ）によって表わされ、ＰＮ２．ＰＡ
ｒはそれぞれＮ２ガス分圧、ＰＡｒはＡｒガス分圧であ
る。
＋ Ｐ Ａ ｒ ）によって表わされ、ＰＮ２．ＰＡ
ｒはそれぞれＮ２ガス分圧、ＰＡｒはＡｒガス分圧であ
る。
第３図はスパッタガス混合比ｒを独々夏化させてＷ Ｎ
膜の比抵抗ρ（第３図申Ｏ印）、堆積レートη（第３図
中・印）を測定した結果を示したものである。第３図よ
り比抵抗ρは混合比γ≧０．２では急激に高くなってい
るが、０．０２≦γ≦０．１の範囲では比抵抗ρは９〜
ｌｌＸｌ０Ω・αとなり安定している０ 又本積レートηは混合比γの増加とともに減少している
か、γ＝０．】の場合η中５ＯＡ／ｒｎｉｎであるため
γ≦０．１の範囲では製造工程上支障をきたすことはな
く、容易に膜厚の制御を行うことができる。したがって
〜νＮ膜による抵抗素子形成では混合ガス比γを０．０
２≦γ≦０．１の範囲においては比抵抗とＷＮ膜の膜厚
の制御性では良好であると考えられている０ 父本発明省は上記の混合ガス比γか０．０２≦γ≦０．
１の範囲においてＷＮ膜を基板に堆積して抵抗素子及び
ショットキ電極を形成した後、それらを熱処理による特
注の変化を調べた０第４図はγ＝０．１の条件でＷＮ膜
を堆積した後に熱処理をした場合のＷＮ嘆の比抵抗を示
したものである。第４図よりアニール温度を上げると比
抵抗ρは減少するがアニール温度が７００ＣＯ以上の条
件であれば比抵抗ρは９．３Ｘ１０−５（Ω・ｃｌｎ）
と一定値に達する○又・第５図はγ＝０、】の条件でＷ
Ｎ膜を堆積してＧ ａ Ａ ｓ基板にゲート電極を形成
した後に熱処理をした場合のゲート電極の７ヨツトキ物
注（贅υ１乙性の良否を示・すｎ値（○印）とバリアの
ａｑ＜＊印）を示したものである。第５図よりショット
キ％性は、 ｓ ｏ ｏ ’ｃ程式までｎ値が小さく、
バリアの高さが向く良好である。したがってＧａＡｓ基
板に〜νＮ膜を形成した後の熱処理温度が７００”０〜
８００℃であれば安定な抵抗素子及び良好なゲート電極
とし一？：ＷＮ膜を使用することができ、ＭＭＩＣを構
成することができる０ なお第４図及び第５図においてガス混曾比γ＝Ｏ９】の
条件のものを示したが、０．０２≦γ≦０．１の範囲に
ある他の混合比γの値でも第４図及び第５図と類似した
結果が侍られ、熱処理温度が７００°Ｃ〜８００°０の
範囲であれば艮好な結果を得ることができることがわか
った０ところで上記説明においてＷＮｉの特定にＮ２ガ
スとＡｒガスとの分圧比γを使用してきたが、一般にス
パッタ形成した窒化タングステン族はＸ線分析等によっ
て蟹化物相と未反応の佐属相の混合相で構成されている
０例えばＷＮ膜はＷ２Ｎ相とＷ相のような混合相からな
っているｏしたがってこれらの混合相を全体としてＷ
Ｎ ｘと表わし、このＸを窒化率と定義する。
膜の比抵抗ρ（第３図申Ｏ印）、堆積レートη（第３図
中・印）を測定した結果を示したものである。第３図よ
り比抵抗ρは混合比γ≧０．２では急激に高くなってい
るが、０．０２≦γ≦０．１の範囲では比抵抗ρは９〜
ｌｌＸｌ０Ω・αとなり安定している０ 又本積レートηは混合比γの増加とともに減少している
か、γ＝０．】の場合η中５ＯＡ／ｒｎｉｎであるため
γ≦０．１の範囲では製造工程上支障をきたすことはな
く、容易に膜厚の制御を行うことができる。したがって
〜νＮ膜による抵抗素子形成では混合ガス比γを０．０
２≦γ≦０．１の範囲においては比抵抗とＷＮ膜の膜厚
の制御性では良好であると考えられている０ 父本発明省は上記の混合ガス比γか０．０２≦γ≦０．
１の範囲においてＷＮ膜を基板に堆積して抵抗素子及び
ショットキ電極を形成した後、それらを熱処理による特
注の変化を調べた０第４図はγ＝０．１の条件でＷＮ膜
を堆積した後に熱処理をした場合のＷＮ嘆の比抵抗を示
したものである。第４図よりアニール温度を上げると比
抵抗ρは減少するがアニール温度が７００ＣＯ以上の条
件であれば比抵抗ρは９．３Ｘ１０−５（Ω・ｃｌｎ）
と一定値に達する○又・第５図はγ＝０、】の条件でＷ
Ｎ膜を堆積してＧ ａ Ａ ｓ基板にゲート電極を形成
した後に熱処理をした場合のゲート電極の７ヨツトキ物
注（贅υ１乙性の良否を示・すｎ値（○印）とバリアの
ａｑ＜＊印）を示したものである。第５図よりショット
キ％性は、 ｓ ｏ ｏ ’ｃ程式までｎ値が小さく、
バリアの高さが向く良好である。したがってＧａＡｓ基
板に〜νＮ膜を形成した後の熱処理温度が７００”０〜
８００℃であれば安定な抵抗素子及び良好なゲート電極
とし一？：ＷＮ膜を使用することができ、ＭＭＩＣを構
成することができる０ なお第４図及び第５図においてガス混曾比γ＝Ｏ９】の
条件のものを示したが、０．０２≦γ≦０．１の範囲に
ある他の混合比γの値でも第４図及び第５図と類似した
結果が侍られ、熱処理温度が７００°Ｃ〜８００°０の
範囲であれば艮好な結果を得ることができることがわか
った０ところで上記説明においてＷＮｉの特定にＮ２ガ
スとＡｒガスとの分圧比γを使用してきたが、一般にス
パッタ形成した窒化タングステン族はＸ線分析等によっ
て蟹化物相と未反応の佐属相の混合相で構成されている
０例えばＷＮ膜はＷ２Ｎ相とＷ相のような混合相からな
っているｏしたがってこれらの混合相を全体としてＷ
Ｎ ｘと表わし、このＸを窒化率と定義する。
この窒化率Ｘは、例えばラザフオード後力散乱（ＲＢ８
）のＷとＮ原子のスペクトル強度の解析によりＷ原子
数とＮ原子数との比を求めることにより決定することが
できる。第６図に混合比γが０．０５．０．１．０．３
のそれぞれにおけるＷ Ｎ膜の原子数比（Ｎ／Ｗ＝Ｘ）
とアニール温度との関係を示す。ｉ６図により混合比γ
の増加に伴ってスパッタ形成後のＷＮＸ膜のＸは太きい
が、アニール温度を高くする（増大する）と減少し、８
００°Ｃ付近ではほぼ一定値になる０これらの一定値を
近似的に窒化率Ｘとする０又第７図にＷＮｘ膜の窒化１
（Ｘ）とガス混合比（γ）との関係を示す０第７図より
Ｗ Ｎ ｌ挨による抵抗素子がその抵抗値の安定させる
ための条件である０、０２≦ｒ≦０．１を預化率によっ
て表わすと窒化率Ｘは０．１５≦Ｘ≦０．４の範囲に対
応することがわかる。
）のＷとＮ原子のスペクトル強度の解析によりＷ原子
数とＮ原子数との比を求めることにより決定することが
できる。第６図に混合比γが０．０５．０．１．０．３
のそれぞれにおけるＷ Ｎ膜の原子数比（Ｎ／Ｗ＝Ｘ）
とアニール温度との関係を示す。ｉ６図により混合比γ
の増加に伴ってスパッタ形成後のＷＮＸ膜のＸは太きい
が、アニール温度を高くする（増大する）と減少し、８
００°Ｃ付近ではほぼ一定値になる０これらの一定値を
近似的に窒化率Ｘとする０又第７図にＷＮｘ膜の窒化１
（Ｘ）とガス混合比（γ）との関係を示す０第７図より
Ｗ Ｎ ｌ挨による抵抗素子がその抵抗値の安定させる
ための条件である０、０２≦ｒ≦０．１を預化率によっ
て表わすと窒化率Ｘは０．１５≦Ｘ≦０．４の範囲に対
応することがわかる。
したがって（） ａ Ａ ｓ基板に抵抗素子及びＦＥＴ
を形成してｓｉ ｈｉ ■ｃを構成する場合、抵抗素子
及びＦ Ｅ Ｔのゲート電極の構造としてＷＮＭを上記
の窒化率の範囲により使用することにより抵抗値が安定
した抵抗素子と７ヨツトキ特性の良好な抵抗素子及びＦ
Ｅ Ｔを形成することができる。
を形成してｓｉ ｈｉ ■ｃを構成する場合、抵抗素子
及びＦ Ｅ Ｔのゲート電極の構造としてＷＮＭを上記
の窒化率の範囲により使用することにより抵抗値が安定
した抵抗素子と７ヨツトキ特性の良好な抵抗素子及びＦ
Ｅ Ｔを形成することができる。
なお窒１ビ率Ｘを０．】５≦Ｘ≦０．４の範囲に限定す
ることにより、熱処理温度が７００〜８００”Ｃ程度で
も抵抗素子の抵抗＋１ｉｎが安定し、ゲート１！極の７
ヨツトキ特性が良好なので本発明の半導体装［Ｕ及びそ
の製造方法では、半導体装置を構成する抵抗素子とＦＥ
Ｔを同時にル成することができ、ざらにＦ Ｅ Ｔを自
己督合的に形成することができる０ 又、抵抗素子をＷ Ｎ膜によって形成するので従来のイ
オン注入法によって形成した抵抗素子と異なり、オーミ
ック電極が不要で直接配係電極により配線するため接触
砥仇の影響を商〈ことができる。
ることにより、熱処理温度が７００〜８００”Ｃ程度で
も抵抗素子の抵抗＋１ｉｎが安定し、ゲート１！極の７
ヨツトキ特性が良好なので本発明の半導体装［Ｕ及びそ
の製造方法では、半導体装置を構成する抵抗素子とＦＥ
Ｔを同時にル成することができ、ざらにＦ Ｅ Ｔを自
己督合的に形成することができる０ 又、抵抗素子をＷ Ｎ膜によって形成するので従来のイ
オン注入法によって形成した抵抗素子と異なり、オーミ
ック電極が不要で直接配係電極により配線するため接触
砥仇の影響を商〈ことができる。
以上運べたように半導体基扱上に形成されたＦＥＴと抵
抗素子とを具備する半導体装置及びその製造方法におい
て、抵抗素子及びＦ Ｅ ’１’のゲート電極を窒化タ
ングステンにより構成することにより、抵抗素子及びゲ
ート電極形成工程後の目己軽合によりＦＥＴを形成する
場合の熱処理に対しても抵抗素子及びゲート電極のショ
ットキ特性が良好な半導体装置及びその製造方法を提供
することかできる。
抗素子とを具備する半導体装置及びその製造方法におい
て、抵抗素子及びＦ Ｅ ’１’のゲート電極を窒化タ
ングステンにより構成することにより、抵抗素子及びゲ
ート電極形成工程後の目己軽合によりＦＥＴを形成する
場合の熱処理に対しても抵抗素子及びゲート電極のショ
ットキ特性が良好な半導体装置及びその製造方法を提供
することかできる。
第】図は本発明による″Ｐ碑体装置の構造断面図、第２
図＋ａ）〜（鱒は本発明による半導体装置の各工程にお
ける構造断面図、第３図は窒化タングステン膜の比抵抗
及び堆積レートとＮ２ガス分圧比との関係を示す図、第
４図は窒化タングステン膜の比抵抗と熱処理温度との関
係を示す図、第５図は窒化タングステン膜によって４１
＋７ 、戊されたゲート電極のショットキ％注と熱処理
温度との関係を示す図、第６図は窒化タングステン膜の
窒化率と熱処理温就との関係を示す図、化タングステン
ｉ、２４．２５・・・レジストマスク、２６・・・ゲー
ト′ａ極、２７・・抵抗素子、３１・・・ソース′１４
１極、３２・・・ドレイン電極。 代理人 弁理士 則 近 息 佑 同 竹 化 喜久男 一二 （ＪＯ４ も ル刀１ス３兄令
尤 ト アニール３ｙＧ攬（’ｃ）
ア”−１り私友（１）第４１Ｂ 〒
５１灯 γ＝−ノ凶署！Ｘ （“ヒ２） ｙｆｘ；’ｆＬ４！Ｐ４ｔ ｒ
図＋ａ）〜（鱒は本発明による半導体装置の各工程にお
ける構造断面図、第３図は窒化タングステン膜の比抵抗
及び堆積レートとＮ２ガス分圧比との関係を示す図、第
４図は窒化タングステン膜の比抵抗と熱処理温度との関
係を示す図、第５図は窒化タングステン膜によって４１
＋７ 、戊されたゲート電極のショットキ％注と熱処理
温度との関係を示す図、第６図は窒化タングステン膜の
窒化率と熱処理温就との関係を示す図、化タングステン
ｉ、２４．２５・・・レジストマスク、２６・・・ゲー
ト′ａ極、２７・・抵抗素子、３１・・・ソース′１４
１極、３２・・・ドレイン電極。 代理人 弁理士 則 近 息 佑 同 竹 化 喜久男 一二 （ＪＯ４ も ル刀１ス３兄令
尤 ト アニール３ｙＧ攬（’ｃ）
ア”−１り私友（１）第４１Ｂ 〒
５１灯 γ＝−ノ凶署！Ｘ （“ヒ２） ｙｆｘ；’ｆＬ４！Ｐ４ｔ ｒ
Claims (4)
- （１）III−Ｖ族化合物半導体基板上に形成されたＦＥ
Ｔと抵抗素子とを具備する半導体装置において、 前記ＦＥＴの動作層に対してショットキ接触となるゲー
ト電極と前記抵抗素子とが窒化タングステンにより構成
されていることを特徴とする半導体装置。 - （２）前記窒化タングステンを構成するタングステン原
子数と窒素原子数との比を窒化率として表わし、前記窒
化タングステンの窒化率Ｘ＿１を０．１５≦Ｘ＿１≦０
．４の範囲にすることを特徴とする特許請求の範囲第（
１）項記載の半導体装置。 - （３）ＦＥＴ形成領域に動作層が形成されたIII−Ｖ族
化合物半導体基板の表面に窒化タングステン膜を形成す
る工程と、前記窒化タングステン膜の前記動作層のゲー
ト領域に対応した位置及び前記窒化タングステン膜の抵
抗素子形成領域に対応した位置にそれぞれレジストマス
クを塗布する工程と、 前記レジストマスクをマスクにして前記窒化タングステ
ン窒を除去することによりゲート電極及び抵抗素子を形
成する工程と、前記ゲート電極をマスクにして前記ＦＥ
Ｔ形成領域にＦＥＴを自己整合して形成する工程と、 前記抵抗素子と前記ＦＥＴとを配線する工程とを含むこ
とを特徴とする半導体装置の製造方法。 - （４）前記窒化タングステン膜を構成するタングステン
原子数と窒素原子数との比を窒化率として表わし、前記
窒化タングステン膜の窒化率Ｘ＿２を０．１５≦Ｘ＿２
≦０．４の範囲にすることを特徴とする特許請求の範囲
第（３）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10101486A JPS62257770A (ja) | 1986-05-02 | 1986-05-02 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10101486A JPS62257770A (ja) | 1986-05-02 | 1986-05-02 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62257770A true JPS62257770A (ja) | 1987-11-10 |
Family
ID=14289361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10101486A Pending JPS62257770A (ja) | 1986-05-02 | 1986-05-02 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62257770A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098063A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | 半導体集積装置の製造方法 |
-
1986
- 1986-05-02 JP JP10101486A patent/JPS62257770A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098063A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | 半導体集積装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3132750B2 (ja) | 多層構造、半導体構造、半導体デバイスのコンデンサ、シリコン構造の酸化を防ぐ方法、及び、ドーパントの拡散を防ぐ方法 | |
| US4141022A (en) | Refractory metal contacts for IGFETS | |
| US4425700A (en) | Semiconductor device and method for manufacturing the same | |
| JPS6094757A (ja) | 抵抗体 | |
| US4426765A (en) | Process for fabrication of ohmic contacts in compound semiconductor devices | |
| US5286678A (en) | Single step salicidation process | |
| JP3375928B2 (ja) | 半導体装置 | |
| JP2570179B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH0361346B2 (ja) | ||
| JPS62257770A (ja) | 半導体装置及びその製造方法 | |
| JPS60169169A (ja) | 半導体装置の製造方法 | |
| JP2000183349A (ja) | シリコン製ｆｅｔの製造方法 | |
| JPS5898963A (ja) | 半導体装置 | |
| JPS58145158A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPS60245220A (ja) | 砒化ガリウムへのオ−ム性電極の形成方法 | |
| JPH10178189A (ja) | 半導体装置の製造方法 | |
| JP3072335B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2002261044A (ja) | 半導体装置の製造方法および半導体装置 | |
| JPS61174671A (ja) | シヨツトキ接合型半導体装置及びその製法 | |
| JPS59211222A (ja) | ｎ型砒化ガリウムへのオ−ム性電極の形成方法 | |
| JPH02211622A (ja) | 半導体装置及びその製造方法 | |
| JP2731194B2 (ja) | 化合物半導体装置の製造方法 | |
| JPS62213158A (ja) | 半導体装置 | |
| JPH10178190A (ja) | 半導体装置の製造方法 | |
| JPS58135678A (ja) | 電界効果トランジスタの製造方法 |