JPH10178189A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10178189A JPH10178189A JP35357596A JP35357596A JPH10178189A JP H10178189 A JPH10178189 A JP H10178189A JP 35357596 A JP35357596 A JP 35357596A JP 35357596 A JP35357596 A JP 35357596A JP H10178189 A JPH10178189 A JP H10178189A
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Abstract
(57)【要約】
【課題】 ゲート電極の最下層のＰｔの蒸着速度を２〜
２０Å／secとすることにより、Ｐｔ層の密着性を高め
て膜剥がれを生じにくくし、素子の特性を安定させる。 【解決手段】 ＧａＡｓ基板１１の能動層１３の上に
は、蒸着法により、膜厚３００ÅのＰｔ、膜厚２００Å
のＭｏ、膜厚１０００ÅのＴｉ、膜厚５００ÅのＰｔ、
膜厚３５００ÅのＡｕからなるゲート電極２２を形成す
る。このとき、最下層のＰｔ層は、２〜２０Å／secの
蒸着速度で成膜する。
２０Å／secとすることにより、Ｐｔ層の密着性を高め
て膜剥がれを生じにくくし、素子の特性を安定させる。 【解決手段】 ＧａＡｓ基板１１の能動層１３の上に
は、蒸着法により、膜厚３００ÅのＰｔ、膜厚２００Å
のＭｏ、膜厚１０００ÅのＴｉ、膜厚５００ÅのＰｔ、
膜厚３５００ÅのＡｕからなるゲート電極２２を形成す
る。このとき、最下層のＰｔ層は、２〜２０Å／secの
蒸着速度で成膜する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関する。特に、高出力用のＧａＡｓＭＥＳＦＥＴ等
の電界効果トランジスタの製造方法に関する。
法に関する。特に、高出力用のＧａＡｓＭＥＳＦＥＴ等
の電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】Ｐｔによってゲート電極を形成し、その
ゲート電極に熱処理を施すことによってゲート電極を能
動層とショットキー接合させるＰｔ埋め込み型の電界効
果トランジスタは、所望のショットキー特性、電流値、
しきい値電圧、高い耐圧が得られ、非常に有効なデバイ
スである。
ゲート電極に熱処理を施すことによってゲート電極を能
動層とショットキー接合させるＰｔ埋め込み型の電界効
果トランジスタは、所望のショットキー特性、電流値、
しきい値電圧、高い耐圧が得られ、非常に有効なデバイ
スである。
【０００３】図１は従来のＰｔ埋め込み型のＧａＡｓＭ
ＥＳＦＥＴ９の製造工程を示す断面図である。図１
（ａ）はゲート電極及びソース、ドレイン電極を形成す
る前の半絶縁性ＧａＡｓ基板１を示す図であって、Ｇａ
Ａｓ基板１の表面にはｎ型イオン注入層からなる能動層
２が形成され、その下にはｐ層３が形成されている。ま
た、能動層２及びｐ層３の両側には、それぞれｎ型イオ
ンを高濃度に注入されたｎ+領域（ソース領域、ドレイ
ン領域）４が形成されている。
ＥＳＦＥＴ９の製造工程を示す断面図である。図１
（ａ）はゲート電極及びソース、ドレイン電極を形成す
る前の半絶縁性ＧａＡｓ基板１を示す図であって、Ｇａ
Ａｓ基板１の表面にはｎ型イオン注入層からなる能動層
２が形成され、その下にはｐ層３が形成されている。ま
た、能動層２及びｐ層３の両側には、それぞれｎ型イオ
ンを高濃度に注入されたｎ+領域（ソース領域、ドレイ
ン領域）４が形成されている。
【０００４】まず、このＧａＡｓ基板１のｎ+領域４の
上には、フォトリソグラフィ法により、図１（ｂ）に示
すように、ｎ+領域とオーミック接合するソース電極５
及びドレイン電極６を形成して合金化のための熱処理を
施す。ついで、能動層２の上面にゲート電極７となるＰ
ｔが真空蒸着法などにより、１００〜２００Å／secの
蒸着速度で堆積される。この後、Ｈ2ガス中において約
４００℃で熱処理を施すと、Ｐｔが能動層に拡散してＰ
ｔとＧａＡｓが固相反応し、ＰｔＡｓやＰｔＧａ等を主
とする金属化合物を形成する。このＰｔＡｓやＰｔＧａ
等からなる反応層８は良好なショットキー接合となり、
固相反応の進行に伴って接合位置はＧａＡｓ中へ移動し
てゆき、図１（ｄ）のような埋め込み型Ｐｔゲート電極
７を備えたＧａＡｓＭＥＳＦＥＴ９が形成される。
上には、フォトリソグラフィ法により、図１（ｂ）に示
すように、ｎ+領域とオーミック接合するソース電極５
及びドレイン電極６を形成して合金化のための熱処理を
施す。ついで、能動層２の上面にゲート電極７となるＰ
ｔが真空蒸着法などにより、１００〜２００Å／secの
蒸着速度で堆積される。この後、Ｈ2ガス中において約
４００℃で熱処理を施すと、Ｐｔが能動層に拡散してＰ
ｔとＧａＡｓが固相反応し、ＰｔＡｓやＰｔＧａ等を主
とする金属化合物を形成する。このＰｔＡｓやＰｔＧａ
等からなる反応層８は良好なショットキー接合となり、
固相反応の進行に伴って接合位置はＧａＡｓ中へ移動し
てゆき、図１（ｄ）のような埋め込み型Ｐｔゲート電極
７を備えたＧａＡｓＭＥＳＦＥＴ９が形成される。
【０００５】
【発明が解決しようとする課題】Ｐｔは膜応力が大き
く、ＧａＡｓ基板等の半導体基板との密着性があまり良
好でないため、Ｐｔゲート電極の膜厚を大きくすると密
着性が悪くなって剥離し易くなる。そのため、Ｐｔをゲ
ート電極として用いる電界効果トランジスタでは、Ｐｔ
を比較的薄く（膜厚約５００Å）形成している。しか
し、１００〜２００Å／secの蒸着速度でＰｔゲート電
極の膜厚を薄くすると、膜厚の制御が困難になり、ゲー
ト電極の膜厚ばらつきはそのまま特性ばらつきの原因と
なるので、特性ばらつきのない電界効果トランジスタを
作製することができないという問題があった。
く、ＧａＡｓ基板等の半導体基板との密着性があまり良
好でないため、Ｐｔゲート電極の膜厚を大きくすると密
着性が悪くなって剥離し易くなる。そのため、Ｐｔをゲ
ート電極として用いる電界効果トランジスタでは、Ｐｔ
を比較的薄く（膜厚約５００Å）形成している。しか
し、１００〜２００Å／secの蒸着速度でＰｔゲート電
極の膜厚を薄くすると、膜厚の制御が困難になり、ゲー
ト電極の膜厚ばらつきはそのまま特性ばらつきの原因と
なるので、特性ばらつきのない電界効果トランジスタを
作製することができないという問題があった。
【０００６】そこで、Ｐｔと半導体基板との密着性を良
好にするため、Ｐｔの下層にＴｉやＳｉ等の金属を薄く
形成する手法などが用いられている。しかし、これらの
方法では、密着性を向上させるためのＴｉやＳｉ等の層
が厚すぎると、Ｐｔ本来のショットキー特性を得られな
いので、ＴｉやＳｉ等の層を薄く形成しなければなら
ず、その制御性に問題があり、均一な特性の電界効果ト
ランジスタを作製できないという問題があった。
好にするため、Ｐｔの下層にＴｉやＳｉ等の金属を薄く
形成する手法などが用いられている。しかし、これらの
方法では、密着性を向上させるためのＴｉやＳｉ等の層
が厚すぎると、Ｐｔ本来のショットキー特性を得られな
いので、ＴｉやＳｉ等の層を薄く形成しなければなら
ず、その制御性に問題があり、均一な特性の電界効果ト
ランジスタを作製できないという問題があった。
【０００７】本発明は叙上の従来例の欠点に鑑みてなさ
れたものであり、その目的とするところは、半導体装置
のショットキー電極において、密着性のよいＰｔ層を形
成することができ、しかも薄い膜厚のＰｔ層を制御性よ
く作製することができるようにすることにある。
れたものであり、その目的とするところは、半導体装置
のショットキー電極において、密着性のよいＰｔ層を形
成することができ、しかも薄い膜厚のＰｔ層を制御性よ
く作製することができるようにすることにある。
【０００８】
【発明の開示】本発明による半導体装置の製造方法は、
半導体基板の上に、少なくとも最下層がＰｔからなるシ
ョットキー電極を形成し、当該ショットキー電極を熱処
理することによってＰｔ層と半導体基板をショットキー
接合させるものであって、前記ショットキー電極の最下
層のＰｔを、２０Å／sec以下の蒸着速度で半導体基板
上に蒸着させることを特徴としている。
半導体基板の上に、少なくとも最下層がＰｔからなるシ
ョットキー電極を形成し、当該ショットキー電極を熱処
理することによってＰｔ層と半導体基板をショットキー
接合させるものであって、前記ショットキー電極の最下
層のＰｔを、２０Å／sec以下の蒸着速度で半導体基板
上に蒸着させることを特徴としている。
【０００９】ショットキー電極のＰｔを２０Å／sec以
下の蒸着速度で成膜すると、膜応力の小さいＰｔ層を形
成することができ、半導体基板との良好な密着性を示し
た。従って、Ｐｔの膜剥がれを生じにくくすることがで
き、半導体装置の歩留りを向上させることができる。
下の蒸着速度で成膜すると、膜応力の小さいＰｔ層を形
成することができ、半導体基板との良好な密着性を示し
た。従って、Ｐｔの膜剥がれを生じにくくすることがで
き、半導体装置の歩留りを向上させることができる。
【００１０】また、このように蒸着速度を遅くすること
によって、Ｐｔ膜の膜厚制御も容易になるので、薄いＰ
ｔ膜を形成しても膜厚ばらつきが生じにくく、ピンチオ
フ電圧Ｖpや飽和ドレイン電流Ｉdss等の特性を安定させ
ることができる。さらに、従来のようにＰｔ層の下層に
ＴｉやＳｉ等の層を形成する必要もないので、その制御
性の問題も生じない。
によって、Ｐｔ膜の膜厚制御も容易になるので、薄いＰ
ｔ膜を形成しても膜厚ばらつきが生じにくく、ピンチオ
フ電圧Ｖpや飽和ドレイン電流Ｉdss等の特性を安定させ
ることができる。さらに、従来のようにＰｔ層の下層に
ＴｉやＳｉ等の層を形成する必要もないので、その制御
性の問題も生じない。
【００１１】一方、前記最下層のＰｔの蒸着速度は、２
Å／sec以上であることが望ましい。蒸着速度がこれよ
りも遅くなると、却って膜厚の制御が容易でなくなり、
Ｐｔの半導体基板中への拡散量が変動してピンチオフ電
圧等の素子特性もばらつくからである。
Å／sec以上であることが望ましい。蒸着速度がこれよ
りも遅くなると、却って膜厚の制御が容易でなくなり、
Ｐｔの半導体基板中への拡散量が変動してピンチオフ電
圧等の素子特性もばらつくからである。
【００１２】このような半導体装置としては、化合物半
導体を用いたものに適用することができ、なかでもＧａ
ＡｓＭＥＳＦＥＴに用いることができる。特に、最下層
のＰｔ層と能動層を反応させてショットキー接合を形成
するＰｔ埋め込み型の電界効果トランジスタに用いるこ
とによって高い効果を納めることができる。しかも、そ
の場合、熱処理によって最下層のＰｔ層を能動層と完全
に反応させておけば、素子特性のばらつきを小さくして
素子特性を安定させることができ、また、最下層のＰｔ
層の膜厚制御によって素子特性を容易に管理することが
できる。
導体を用いたものに適用することができ、なかでもＧａ
ＡｓＭＥＳＦＥＴに用いることができる。特に、最下層
のＰｔ層と能動層を反応させてショットキー接合を形成
するＰｔ埋め込み型の電界効果トランジスタに用いるこ
とによって高い効果を納めることができる。しかも、そ
の場合、熱処理によって最下層のＰｔ層を能動層と完全
に反応させておけば、素子特性のばらつきを小さくして
素子特性を安定させることができ、また、最下層のＰｔ
層の膜厚制御によって素子特性を容易に管理することが
できる。
【００１３】ショットキー電極の構成としては、Ｐｔ層
（熱処理後には、反応層）の上にＭｏ層、その上にＴｉ
層、その上方にＡｕやＡｌ等の低抵抗金属層を形成した
ものが望ましい。このような電極構成によれば、最下層
のＰｔ層を能動層と完全に反応させることによって良好
なショットキー接合を得ることができ、順バイアス下に
おいても良好な動作を行なわせることができる。さら
に、低抵抗金属層によってゲート抵抗を小さくすること
ができる。また、Ｍｏ層の働きによって、Ｐｔ層とＴｉ
層との相互拡散を防止し、また、Ｐｔ層が能動層と完全
に反応し終えた時点でゲート電極と能動層との反応を停
止させることができる。さらに、Ｍｏ層は膜ストレスが
大きくてＡｕ層やＡｌ層との密着性が悪いが、Ｍｏ層の
上にＴｉ層を形成することによってＭｏ層との密着性を
良好にすることができる。
（熱処理後には、反応層）の上にＭｏ層、その上にＴｉ
層、その上方にＡｕやＡｌ等の低抵抗金属層を形成した
ものが望ましい。このような電極構成によれば、最下層
のＰｔ層を能動層と完全に反応させることによって良好
なショットキー接合を得ることができ、順バイアス下に
おいても良好な動作を行なわせることができる。さら
に、低抵抗金属層によってゲート抵抗を小さくすること
ができる。また、Ｍｏ層の働きによって、Ｐｔ層とＴｉ
層との相互拡散を防止し、また、Ｐｔ層が能動層と完全
に反応し終えた時点でゲート電極と能動層との反応を停
止させることができる。さらに、Ｍｏ層は膜ストレスが
大きくてＡｕ層やＡｌ層との密着性が悪いが、Ｍｏ層の
上にＴｉ層を形成することによってＭｏ層との密着性を
良好にすることができる。
【００１４】
（実施形態）図２（ａ）〜（ｈ）は本発明の一実施形態
によるＰｔ埋め込み型のＧａＡｓＭＥＳＦＥＴ（Ｐｔゲ
ートＦＥＴ）の製造工程を示す概略断面図である。以
下、図２に従って本発明の最適な実施形態を説明する。
まず、図２（ａ）に示すように、半絶縁性ＧａＡｓ基板
１１の表面にｐ型イオン、例えばＢｅ、Ｍｇを加速エネ
ルギー２００ｋｅＶ、注入イオン密度２×１０12／cm2
で注入してｐ層１２を形成する。ついで、図２（ｂ）に
示すように、ｎ型イオン、例えばＳｉを加速エネルギー
１００ｋｅＶ、注入イオン密度５×１０12／cm2で注入
してｎ型能動層１３を形成する。
によるＰｔ埋め込み型のＧａＡｓＭＥＳＦＥＴ（Ｐｔゲ
ートＦＥＴ）の製造工程を示す概略断面図である。以
下、図２に従って本発明の最適な実施形態を説明する。
まず、図２（ａ）に示すように、半絶縁性ＧａＡｓ基板
１１の表面にｐ型イオン、例えばＢｅ、Ｍｇを加速エネ
ルギー２００ｋｅＶ、注入イオン密度２×１０12／cm2
で注入してｐ層１２を形成する。ついで、図２（ｂ）に
示すように、ｎ型イオン、例えばＳｉを加速エネルギー
１００ｋｅＶ、注入イオン密度５×１０12／cm2で注入
してｎ型能動層１３を形成する。
【００１５】つぎに、図２（ｃ）に示すように、ＧａＡ
ｓ基板１１の表面をフォトレジスト１４により覆い、フ
ォトリソグラフィによりソース領域及びドレイン領域を
形成しようとする領域においてフォトレジスト１４を開
口し、このフォトレジスト１４をマスクとし、マスク開
口を通して選択的にｎ型イオン、例えばＳｉを加速エネ
ルギー１８０ｋｅＶ、注入イオン密度１×１０13／cm2
で注入し、ｎ+領域１５（ソース領域、ドレイン領域）
を形成する。その後、図２（ｄ）に示すように、ｎ+領
域１５の上にＡｕ−Ｇｅ系からなる金属を用いてソース
電極１６及びドレイン電極１７を形成し、両電極１６，
１７を熱処理によって合金化してｎ+領域１５にオーミ
ック接合させる。
ｓ基板１１の表面をフォトレジスト１４により覆い、フ
ォトリソグラフィによりソース領域及びドレイン領域を
形成しようとする領域においてフォトレジスト１４を開
口し、このフォトレジスト１４をマスクとし、マスク開
口を通して選択的にｎ型イオン、例えばＳｉを加速エネ
ルギー１８０ｋｅＶ、注入イオン密度１×１０13／cm2
で注入し、ｎ+領域１５（ソース領域、ドレイン領域）
を形成する。その後、図２（ｄ）に示すように、ｎ+領
域１５の上にＡｕ−Ｇｅ系からなる金属を用いてソース
電極１６及びドレイン電極１７を形成し、両電極１６，
１７を熱処理によって合金化してｎ+領域１５にオーミ
ック接合させる。
【００１６】ついで、ＧａＡｓ基板１１の表面にレジス
ト膜１９を形成し、フォトリソグラフィを行ない、図２
（ｅ）に示すように、ゲート長に等しい幅を有し、逆テ
ーパ状をした開口２０をレジスト膜１９にあける。つい
で、リン酸系のエッチング液に浸漬してリセス１８を形
成する。
ト膜１９を形成し、フォトリソグラフィを行ない、図２
（ｅ）に示すように、ゲート長に等しい幅を有し、逆テ
ーパ状をした開口２０をレジスト膜１９にあける。つい
で、リン酸系のエッチング液に浸漬してリセス１８を形
成する。
【００１７】この後、図２（ｆ）に示すように、蒸着法
により、レジスト膜１９の開口２０を通して能動層１３
の上に、膜厚３００ÅのＰｔ、膜厚２００ÅのＭｏ、膜
厚１０００ÅのＴｉ、膜厚５００ÅのＰｔ、膜厚３５０
０ÅのＡｕからなるゲート電極用金属層２１を順次堆積
させる。このとき最下層のＰｔ層を蒸着させる際には、
その蒸着速度（デポレート）は、２〜２０Å／secとす
る。こうしてレジスト膜１９の上に堆積したＰｔ／Ｍｏ
／Ｔｉ／Ｐｔ／Ａｕからなるゲート電極用金属層２１を
レジスト膜１９とともに剥離（リフトオフ）し、図２
（ｇ）及び図３に示すような、Ｐｔ／Ｍｏ／Ｔｉ／Ｐｔ
／Ａｕからなるゲート電極２２を形成する。
により、レジスト膜１９の開口２０を通して能動層１３
の上に、膜厚３００ÅのＰｔ、膜厚２００ÅのＭｏ、膜
厚１０００ÅのＴｉ、膜厚５００ÅのＰｔ、膜厚３５０
０ÅのＡｕからなるゲート電極用金属層２１を順次堆積
させる。このとき最下層のＰｔ層を蒸着させる際には、
その蒸着速度（デポレート）は、２〜２０Å／secとす
る。こうしてレジスト膜１９の上に堆積したＰｔ／Ｍｏ
／Ｔｉ／Ｐｔ／Ａｕからなるゲート電極用金属層２１を
レジスト膜１９とともに剥離（リフトオフ）し、図２
（ｇ）及び図３に示すような、Ｐｔ／Ｍｏ／Ｔｉ／Ｐｔ
／Ａｕからなるゲート電極２２を形成する。
【００１８】この後、ＧａＡｓ基板２２を約３８０℃で
１分間の熱処理を行う。熱処理を行なうと、図４（ａ）
（ｂ）に模式的に示すように、最下層のＰｔがＧａＡｓ
中へ拡散し、ＧａＡｓと反応して合金化し、ＰｔＡｓや
ＰｔＧａ等の化合物を生成する。この熱処理工程におい
ては、Ｐｔが能動層中へ約５００Å拡散し、ＧａＡｓと
固相反応してＰｔＡｓやＰｔＧａ等を含む反応層２３を
生成し、ゲート電極２２を能動層１３とショットキー接
合させる。その結果、図２（ｈ）に示すように、反応層
（ＰｔＡｓ、ＰｔＧａ）／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕから
なる、良好なショットキー接合のＰｔ埋め込み型のゲー
ト電極２２を備えたＰｔゲートＦＥＴ２４が形成され
る。
１分間の熱処理を行う。熱処理を行なうと、図４（ａ）
（ｂ）に模式的に示すように、最下層のＰｔがＧａＡｓ
中へ拡散し、ＧａＡｓと反応して合金化し、ＰｔＡｓや
ＰｔＧａ等の化合物を生成する。この熱処理工程におい
ては、Ｐｔが能動層中へ約５００Å拡散し、ＧａＡｓと
固相反応してＰｔＡｓやＰｔＧａ等を含む反応層２３を
生成し、ゲート電極２２を能動層１３とショットキー接
合させる。その結果、図２（ｈ）に示すように、反応層
（ＰｔＡｓ、ＰｔＧａ）／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕから
なる、良好なショットキー接合のＰｔ埋め込み型のゲー
ト電極２２を備えたＰｔゲートＦＥＴ２４が形成され
る。
【００１９】（本実施形態の特徴）上記プロセスによっ
て製造されたＰｔゲートＦＥＴにあっては、ゲート電極
は、Ｐｔ（又は、反応層）／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕか
らなっている。このうち、最下層のＰｔ層は上記のよう
に能動層と反応し、ＰｔＡｓやＰｔＧａ等からなる反応
層を生成して埋め込み型のゲート電極を形成し、良好な
ショットキー接合を実現するものである。
て製造されたＰｔゲートＦＥＴにあっては、ゲート電極
は、Ｐｔ（又は、反応層）／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕか
らなっている。このうち、最下層のＰｔ層は上記のよう
に能動層と反応し、ＰｔＡｓやＰｔＧａ等からなる反応
層を生成して埋め込み型のゲート電極を形成し、良好な
ショットキー接合を実現するものである。
【００２０】本発明の製造方法においては、ゲート電極
の最下層のＰｔ層は必ずしもすべてをＧａＡｓに拡散さ
せてＧａＡｓと完全に反応させる必要はないが、以下に
述べるように、完全にＧａＡｓと反応させるのが好まし
い。
の最下層のＰｔ層は必ずしもすべてをＧａＡｓに拡散さ
せてＧａＡｓと完全に反応させる必要はないが、以下に
述べるように、完全にＧａＡｓと反応させるのが好まし
い。
【００２１】ＧａＡｓと反応していないＰｔ層が残って
いたり、Ｐｔ以外の金属がＧａＡｓ中に拡散してＧａＡ
ｓと反応したりすると、熱処理工程における熱や素子動
作時の熱によって反応層が変化し、素子特性がばらつい
たり、不安定になったり、劣化したりする。これに対
し、能動層の上に形成されたＰｔ層をＧａＡｓと完全に
反応させて反応層を形成すれば、ゲート電極形成後の後
工程において、ゲート電極の熱処理温度と同程度もしく
はそれ以上の熱処理温度におかれても、Ｐｔ層とＧａＡ
ｓとの反応はそれ以上進むことがなく、素子特性が変化
することがない。特に、素子のピンチオフ電圧が変動す
ることがない。同じように、素子動作時の発熱によって
も、ピンチオフ電圧等の素子特性が変化して不安定にな
る恐れがない。従って、最下層のＰｔ層はＧａＡｓと完
全に反応させることが望ましい。
いたり、Ｐｔ以外の金属がＧａＡｓ中に拡散してＧａＡ
ｓと反応したりすると、熱処理工程における熱や素子動
作時の熱によって反応層が変化し、素子特性がばらつい
たり、不安定になったり、劣化したりする。これに対
し、能動層の上に形成されたＰｔ層をＧａＡｓと完全に
反応させて反応層を形成すれば、ゲート電極形成後の後
工程において、ゲート電極の熱処理温度と同程度もしく
はそれ以上の熱処理温度におかれても、Ｐｔ層とＧａＡ
ｓとの反応はそれ以上進むことがなく、素子特性が変化
することがない。特に、素子のピンチオフ電圧が変動す
ることがない。同じように、素子動作時の発熱によって
も、ピンチオフ電圧等の素子特性が変化して不安定にな
る恐れがない。従って、最下層のＰｔ層はＧａＡｓと完
全に反応させることが望ましい。
【００２２】また、本発明の製造方法によれば、ゲート
電極の最下層のＰｔ層は、２〜２００Å／secの蒸着速
度（デポレート）で蒸着法によって成膜される。Ｐｔ層
を２０Å／sec以下の蒸着速度で成膜することにより、
膜応力の小さいＰｔ層をＧａＡｓ基板上に形成すること
ができ、密着性の良好なＰｔ層を形成することができ
た。これに対し、蒸着速度を２０Å／sec以上にする
と、応力の大きな膜が形成され、部分的あるいは全体的
に膜剥がれが発生した。
電極の最下層のＰｔ層は、２〜２００Å／secの蒸着速
度（デポレート）で蒸着法によって成膜される。Ｐｔ層
を２０Å／sec以下の蒸着速度で成膜することにより、
膜応力の小さいＰｔ層をＧａＡｓ基板上に形成すること
ができ、密着性の良好なＰｔ層を形成することができ
た。これに対し、蒸着速度を２０Å／sec以上にする
と、応力の大きな膜が形成され、部分的あるいは全体的
に膜剥がれが発生した。
【００２３】図５はＰｔ層の蒸着速度を１００Å／sec
まで変化させて、その剥離率を検査した結果を示すもの
である。図５から分かるように、蒸着速度が２０Å／se
c以下では、剥離率はほとんど０となっているのに対
し、２０Å／secを超えると急激に剥離率が増加する。
従って、Ｐｔ層の蒸着速度を２０Å／sec以下とするこ
とによってＰｔ層の膜剥がれを生じにくくすることがで
き、半導体装置の歩留りを向上させることができる。
まで変化させて、その剥離率を検査した結果を示すもの
である。図５から分かるように、蒸着速度が２０Å／se
c以下では、剥離率はほとんど０となっているのに対
し、２０Å／secを超えると急激に剥離率が増加する。
従って、Ｐｔ層の蒸着速度を２０Å／sec以下とするこ
とによってＰｔ層の膜剥がれを生じにくくすることがで
き、半導体装置の歩留りを向上させることができる。
【００２４】また、このように蒸着速度を遅くすること
によって、Ｐｔ膜の膜厚制御も容易になるので、薄いＰ
ｔ膜を形成しても膜厚ばらつきが生じにくく、ピンチオ
フ電圧Ｖpや飽和ドレイン電流Ｉdss等の特性を安定させ
ることができる。
によって、Ｐｔ膜の膜厚制御も容易になるので、薄いＰ
ｔ膜を形成しても膜厚ばらつきが生じにくく、ピンチオ
フ電圧Ｖpや飽和ドレイン電流Ｉdss等の特性を安定させ
ることができる。
【００２５】一方、Ｐｔ層の蒸着速度を２Å／secより
も遅くすると、却って膜厚の制御が容易でなくなり、Ｐ
ｔの半導体基板中への拡散量が変動してピンチオフ電圧
等の素子特性もばらつく。従って、Ｐｔ層の蒸着速度
は、２〜２００Å／secが望ましい。
も遅くすると、却って膜厚の制御が容易でなくなり、Ｐ
ｔの半導体基板中への拡散量が変動してピンチオフ電圧
等の素子特性もばらつく。従って、Ｐｔ層の蒸着速度
は、２〜２００Å／secが望ましい。
【００２６】また、ゲート電極の熱処理が良好に行なわ
れるようにするためには、ゲート電極の最下層のＰｔ層
の膜厚や活性層の構造などは、以下のようにするのが好
ましい。
れるようにするためには、ゲート電極の最下層のＰｔ層
の膜厚や活性層の構造などは、以下のようにするのが好
ましい。
【００２７】（Ｐｔ層の膜厚）ここで、Ｐｔ層は熱処理
によって能動層と完全に反応させるためには、Ｐｔ層の
厚みは薄くする必要がある。試作によれば、Ｐｔ層の厚
みは、５００Å以下にすることが好ましい。特に、上記
実施形態においては、最適な値としてＰｔ層の厚みを２
５０Åにしている。Ｐｔ層の厚みが大きくなると、Ｐｔ
層を能動層と完全に反応させるための熱処理時間が長く
なるばかりでなく、Ｐｔ層の厚みが大きくなるに従って
同じピンチオフ電圧を実現する時、相互コンダクタンス
ｇmの立ち上がり急峻性も低下し、また膜厚が大きくな
るとＰｔ層の膜ストレスが増大してＧａＡｓ基板との密
着性も悪くなる。
によって能動層と完全に反応させるためには、Ｐｔ層の
厚みは薄くする必要がある。試作によれば、Ｐｔ層の厚
みは、５００Å以下にすることが好ましい。特に、上記
実施形態においては、最適な値としてＰｔ層の厚みを２
５０Åにしている。Ｐｔ層の厚みが大きくなると、Ｐｔ
層を能動層と完全に反応させるための熱処理時間が長く
なるばかりでなく、Ｐｔ層の厚みが大きくなるに従って
同じピンチオフ電圧を実現する時、相互コンダクタンス
ｇmの立ち上がり急峻性も低下し、また膜厚が大きくな
るとＰｔ層の膜ストレスが増大してＧａＡｓ基板との密
着性も悪くなる。
【００２８】一方、Ｐｔ層の膜厚が１００Åよりも薄く
なると、現在の技術では、膜厚の制御が困難であると共
に、十分にＰｔの拡散が行なわれず、良好なショットキ
ー接合が得られなくなるので、Ｐｔ層の膜厚は１００Å
以上が好ましい。以上より、Ｐｔ層の膜厚は、１００〜
５００Åが望ましい。
なると、現在の技術では、膜厚の制御が困難であると共
に、十分にＰｔの拡散が行なわれず、良好なショットキ
ー接合が得られなくなるので、Ｐｔ層の膜厚は１００Å
以上が好ましい。以上より、Ｐｔ層の膜厚は、１００〜
５００Åが望ましい。
【００２９】（Ｐｔ層の拡散深さ）Ｐｔ層を熱処理によ
り能動層へ完全に拡散させる場合には、ピンチオフ電圧
Ｖpを所望の値に制御することが重要である。ここで、
Ｐｔ層をその膜厚の２倍程度能動層へ拡散させ、反応層
の厚みがＰｔ層膜厚の２倍程度になるようにすると、反
応層が熱的に安定となって信頼性が増し、素子特性が安
定することが実験的に分かっている。
り能動層へ完全に拡散させる場合には、ピンチオフ電圧
Ｖpを所望の値に制御することが重要である。ここで、
Ｐｔ層をその膜厚の２倍程度能動層へ拡散させ、反応層
の厚みがＰｔ層膜厚の２倍程度になるようにすると、反
応層が熱的に安定となって信頼性が増し、素子特性が安
定することが実験的に分かっている。
【００３０】（能動層の厚みとＰｔ層の膜厚との関係）
また、熱処理前における能動層の厚みは、その上のＰｔ
層の膜厚の２〜１０倍であることが好ましい。Ｐｔ層の
拡散深さはＰｔ層の膜厚の２倍程度が望ましいから、能
動層全体が反応層によって塞がれないようにするために
は、能動層の厚みはＰｔ層の膜厚の２倍以上必要とな
る。また、能動層の厚みがＰｔ層の膜厚の１０倍以上に
なると、相互コンダクタンスｇmの立ち上がりの急峻性
が低下して素子の特性が劣化する。
また、熱処理前における能動層の厚みは、その上のＰｔ
層の膜厚の２〜１０倍であることが好ましい。Ｐｔ層の
拡散深さはＰｔ層の膜厚の２倍程度が望ましいから、能
動層全体が反応層によって塞がれないようにするために
は、能動層の厚みはＰｔ層の膜厚の２倍以上必要とな
る。また、能動層の厚みがＰｔ層の膜厚の１０倍以上に
なると、相互コンダクタンスｇmの立ち上がりの急峻性
が低下して素子の特性が劣化する。
【００３１】（Ｍｏ層の働き）Ｍｏ層は、拡散バリア層
として働くものであって、Ｐｔ層を能動層と完全に反応
させることを確実ならしめ、かつ、他の金属と能動層と
の反応を阻止する。
として働くものであって、Ｐｔ層を能動層と完全に反応
させることを確実ならしめ、かつ、他の金属と能動層と
の反応を阻止する。
【００３２】上記のように、製造ばらつきが小さく、安
定したＰｔゲートＦＥＴを作製するためには、Ｐｔ層が
能動層に完全に拡散して反応層を形成した時点でゲート
電極の能動層への拡散を停止させ、Ｐｔ以外の金属が能
動層に拡散しないようにする必要がある。まず、Ｍｏは
ＧａＡｓと反応しにくいので、図４（ｂ）に示すよう
に、Ｐｔ層が能動層と反応し、その反応層とＭｏ層とが
接触した時点でゲート電極と能動層との反応が停止す
る。また、Ｍｏは他の金属の拡散を阻止する拡散バリア
層くので、ＴｉやＡｕ等が能動層ないし反応層へ拡散し
てピンチオフ電圧Ｖp等の素子特性を変化させるのを防
止する。さらに、Ｍｏ層は最下層のＰｔがＴｉ層へ拡散
するのも防止するので、Ｐｔ層がＴｉ層へ拡散してＧａ
Ａｓに拡散する量が変動し、反応層の深さにばらつきが
生じるのを防止できる。従って、Ｐｔ層の上に一定の厚
さを有するＭｏ層を形成しておくことにより、Ｐｔ層の
みを能動層と完全に反応させるための工程制御や処理時
間管理などの要求精度も緩和される。
定したＰｔゲートＦＥＴを作製するためには、Ｐｔ層が
能動層に完全に拡散して反応層を形成した時点でゲート
電極の能動層への拡散を停止させ、Ｐｔ以外の金属が能
動層に拡散しないようにする必要がある。まず、Ｍｏは
ＧａＡｓと反応しにくいので、図４（ｂ）に示すよう
に、Ｐｔ層が能動層と反応し、その反応層とＭｏ層とが
接触した時点でゲート電極と能動層との反応が停止す
る。また、Ｍｏは他の金属の拡散を阻止する拡散バリア
層くので、ＴｉやＡｕ等が能動層ないし反応層へ拡散し
てピンチオフ電圧Ｖp等の素子特性を変化させるのを防
止する。さらに、Ｍｏ層は最下層のＰｔがＴｉ層へ拡散
するのも防止するので、Ｐｔ層がＴｉ層へ拡散してＧａ
Ａｓに拡散する量が変動し、反応層の深さにばらつきが
生じるのを防止できる。従って、Ｐｔ層の上に一定の厚
さを有するＭｏ層を形成しておくことにより、Ｐｔ層の
みを能動層と完全に反応させるための工程制御や処理時
間管理などの要求精度も緩和される。
【００３３】このＭｏ層も、Ｐｔ層と同様、薄く形成さ
れており、上記実施例では、２００Åの膜厚となってい
る。Ｍｏ層は、膜ストレスが大きいため、ゲート長が短
い場合、厚い膜を作製すると密着性が悪くなる。そのた
めＭｏ層の厚みを薄くしている。
れており、上記実施例では、２００Åの膜厚となってい
る。Ｍｏ層は、膜ストレスが大きいため、ゲート長が短
い場合、厚い膜を作製すると密着性が悪くなる。そのた
めＭｏ層の厚みを薄くしている。
【００３４】また、Ｔｉ層は、この薄いＭｏ層の持つ拡
散防止効果を補助するためのもので、上層のＡｕ、Ａｌ
層のＰｔ／ＧａＡｓ反応層への拡散を抑制するためと、
Ｍｏ層と中間のＰｔ層との密着性を高めるのに必須であ
る。
散防止効果を補助するためのもので、上層のＡｕ、Ａｌ
層のＰｔ／ＧａＡｓ反応層への拡散を抑制するためと、
Ｍｏ層と中間のＰｔ層との密着性を高めるのに必須であ
る。
【００３５】なお、このような拡散バリアとして働くも
のとしては、Ｗ、Ｔａ、Ｃｒ等が知られているので、Ｍ
ｏ層に代えて、Ｗ、Ｔａ、Ｃｒ等の金属を拡散バリア層
として用いてもよい。
のとしては、Ｗ、Ｔａ、Ｃｒ等が知られているので、Ｍ
ｏ層に代えて、Ｗ、Ｔａ、Ｃｒ等の金属を拡散バリア層
として用いてもよい。
【００３６】（その他の金属層）最上層のＡｕ層はゲー
ト電極の抵抗を小さくするための層であって、最も大き
な膜厚を有している。すなわち、上記実施例では、３５
００Åの膜厚としている。従って、このＡｕ層の代り
に、同じように比抵抗の小さなＡｌなどを用いてもよ
い。
ト電極の抵抗を小さくするための層であって、最も大き
な膜厚を有している。すなわち、上記実施例では、３５
００Åの膜厚としている。従って、このＡｕ層の代り
に、同じように比抵抗の小さなＡｌなどを用いてもよ
い。
【００３７】Ｔｉ層の上の中間Ｐｔ層は、ＴｉとＡｕの
反応を防ぐ、拡散バリアの働きをしている。Ｐｔの代り
にＣｒを用いてもよい。
反応を防ぐ、拡散バリアの働きをしている。Ｐｔの代り
にＣｒを用いてもよい。
【００３８】ゲート長が短い場合、厚いＭｏ膜を最下層
のＰｔ層の上に積むと密着性の問題などがあって、厚い
Ｍｏ膜を積むことが困難であり、逆に、Ｍｏ膜を薄くす
ると、Ｐｔ層とＴｉ層との相互拡散を阻止できなくな
る。そこで、上記ゲート構造においては、Ｍｏ膜を非常
に薄くすることによってＭｏ膜の成膜を容易にし、さら
に、中間Ｐｔ層やＴｉ層によっても相互拡散を防止する
と共に、特にＴｉ層はＭｏ層との密着性を高めるのに重
要である。
のＰｔ層の上に積むと密着性の問題などがあって、厚い
Ｍｏ膜を積むことが困難であり、逆に、Ｍｏ膜を薄くす
ると、Ｐｔ層とＴｉ層との相互拡散を阻止できなくな
る。そこで、上記ゲート構造においては、Ｍｏ膜を非常
に薄くすることによってＭｏ膜の成膜を容易にし、さら
に、中間Ｐｔ層やＴｉ層によっても相互拡散を防止する
と共に、特にＴｉ層はＭｏ層との密着性を高めるのに重
要である。
【図１】（ａ）〜（ｄ）は、従来例のＰｔゲートＦＥＴ
の製造工程を示す概略断面図である。
の製造工程を示す概略断面図である。
【図２】（ａ）〜（ｈ）は、本発明の一実施例によるＰ
ｔゲートＦＥＴの製造工程を示す概略断面図である。
ｔゲートＦＥＴの製造工程を示す概略断面図である。
【図３】能動層の上に形成されたゲート電極を示す概略
拡大断面図である。
拡大断面図である。
【図４】（ａ）（ｂ）は能動層の上のＰｔ層がＧａＡｓ
中に拡散して合金化するようすを模式的に示す図であ
る。
中に拡散して合金化するようすを模式的に示す図であ
る。
【図５】Ｐｔの蒸着速度とＰｔ層の剥離率との関係を示
す図である。
す図である。
１１ 半絶縁性ＧａＡｓ基板 １３ 能動層 １６ ソース電極 １７ ドレイン電極 ２２ ゲート電極 ２３ 反応層
Claims (5)
- 【請求項１】 半導体基板の上に、少なくとも最下層が
Ｐｔからなるショットキー電極を形成し、当該ショット
キー電極を熱処理することによってＰｔ層と半導体基板
をショットキー接合させる半導体装置の製造方法におい
て、 前記ショットキー電極の最下層のＰｔを、２０Å／sec
以下の蒸着速度で半導体基板上に蒸着させることを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記最下層のＰｔの蒸着速度が、２Å／
sec以上であることを特徴とする、請求項１に記載の半
導体装置の製造方法。 - 【請求項３】 前記ショットキー電極は、前記Ｐｔ層の
上にＭｏ層を形成し、その上にＴｉ層を形成し、その上
方に低抵抗金属層を形成したものであることを特徴とす
る、請求項１に記載の半導体装置の製造方法。 - 【請求項４】 前記最下層のＰｔ層のうち、能動層と接
している領域のＰｔを能動層と完全に反応させることを
特徴とする、請求項１に記載の半導体装置の製造方法。 - 【請求項５】 前記半導体基板は、化合物半導体基板で
あることを特徴とする、請求項１に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35357596A JP3629861B2 (ja) | 1996-12-16 | 1996-12-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35357596A JP3629861B2 (ja) | 1996-12-16 | 1996-12-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10178189A true JPH10178189A (ja) | 1998-06-30 |
| JP3629861B2 JP3629861B2 (ja) | 2005-03-16 |
Family
ID=18431774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35357596A Expired - Lifetime JP3629861B2 (ja) | 1996-12-16 | 1996-12-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3629861B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2107611A1 (en) | 2008-03-31 | 2009-10-07 | Kabushiki Kaisha Toshiba | Field effect transistor with Ti adhesion layer under the gate electrode |
| US7829919B2 (en) | 2008-03-31 | 2010-11-09 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US8084793B2 (en) | 2008-04-03 | 2011-12-27 | Kabushiki Kaisha Toshiba | Microwave semiconductor device using compound semiconductor and method for manufacturing the same |
-
1996
- 1996-12-16 JP JP35357596A patent/JP3629861B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2107611A1 (en) | 2008-03-31 | 2009-10-07 | Kabushiki Kaisha Toshiba | Field effect transistor with Ti adhesion layer under the gate electrode |
| US7829919B2 (en) | 2008-03-31 | 2010-11-09 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US8084793B2 (en) | 2008-04-03 | 2011-12-27 | Kabushiki Kaisha Toshiba | Microwave semiconductor device using compound semiconductor and method for manufacturing the same |
| US8338866B2 (en) | 2008-04-03 | 2012-12-25 | Kabushiki Kaisha Toshiba | Microwave semiconductor device using compound semiconductor and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3629861B2 (ja) | 2005-03-16 |
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|---|---|---|---|
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