JPH10178189A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH10178189A JP35357596A JP35357596A JPH10178189A JP H10178189 A JPH10178189 A JP H10178189A JP 35357596 A JP35357596 A JP 35357596A JP 35357596 A JP35357596 A JP 35357596A JP H10178189 A JPH10178189 A JP H10178189A
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Abstract

(57)【要約】 【課題】 ゲート電極の最下層のPtの蒸着速度を2〜
20Å/secとすることにより、Pt層の密着性を高め
て膜剥がれを生じにくくし、素子の特性を安定させる。 【解決手段】 GaAs基板11の能動層13の上に
は、蒸着法により、膜厚300ÅのPt、膜厚200Å
のMo、膜厚1000ÅのTi、膜厚500ÅのPt、
膜厚3500ÅのAuからなるゲート電極22を形成す
る。このとき、最下層のPt層は、2〜20Å/secの
蒸着速度で成膜する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関する。特に、高出力用のGaAsMESFET等
の電界効果トランジスタの製造方法に関する。
【0002】
【従来の技術】Ptによってゲート電極を形成し、その
ゲート電極に熱処理を施すことによってゲート電極を能
動層とショットキー接合させるPt埋め込み型の電界効
果トランジスタは、所望のショットキー特性、電流値、
しきい値電圧、高い耐圧が得られ、非常に有効なデバイ
スである。
【0003】図1は従来のPt埋め込み型のGaAsM
ESFET9の製造工程を示す断面図である。図1
(a)はゲート電極及びソース、ドレイン電極を形成す
る前の半絶縁性GaAs基板1を示す図であって、Ga
As基板1の表面にはn型イオン注入層からなる能動層
2が形成され、その下にはp層3が形成されている。ま
た、能動層2及びp層3の両側には、それぞれn型イオ
ンを高濃度に注入されたn+領域(ソース領域、ドレイ
ン領域)4が形成されている。
【0004】まず、このGaAs基板1のn+領域4の
上には、フォトリソグラフィ法により、図1(b)に示
すように、n+領域とオーミック接合するソース電極5
及びドレイン電極6を形成して合金化のための熱処理を
施す。ついで、能動層2の上面にゲート電極7となるP
tが真空蒸着法などにより、100〜200Å/secの
蒸着速度で堆積される。この後、H2ガス中において約
400℃で熱処理を施すと、Ptが能動層に拡散してP
tとGaAsが固相反応し、PtAsやPtGa等を主
とする金属化合物を形成する。このPtAsやPtGa
等からなる反応層8は良好なショットキー接合となり、
固相反応の進行に伴って接合位置はGaAs中へ移動し
てゆき、図1(d)のような埋め込み型Ptゲート電極
7を備えたGaAsMESFET9が形成される。
【0005】
【発明が解決しようとする課題】Ptは膜応力が大き
く、GaAs基板等の半導体基板との密着性があまり良
好でないため、Ptゲート電極の膜厚を大きくすると密
着性が悪くなって剥離し易くなる。そのため、Ptをゲ
ート電極として用いる電界効果トランジスタでは、Pt
を比較的薄く(膜厚約500Å)形成している。しか
し、100〜200Å/secの蒸着速度でPtゲート電
極の膜厚を薄くすると、膜厚の制御が困難になり、ゲー
ト電極の膜厚ばらつきはそのまま特性ばらつきの原因と
なるので、特性ばらつきのない電界効果トランジスタを
作製することができないという問題があった。
【0006】そこで、Ptと半導体基板との密着性を良
好にするため、Ptの下層にTiやSi等の金属を薄く
形成する手法などが用いられている。しかし、これらの
方法では、密着性を向上させるためのTiやSi等の層
が厚すぎると、Pt本来のショットキー特性を得られな
いので、TiやSi等の層を薄く形成しなければなら
ず、その制御性に問題があり、均一な特性の電界効果ト
ランジスタを作製できないという問題があった。
【0007】本発明は叙上の従来例の欠点に鑑みてなさ
れたものであり、その目的とするところは、半導体装置
のショットキー電極において、密着性のよいPt層を形
成することができ、しかも薄い膜厚のPt層を制御性よ
く作製することができるようにすることにある。
【0008】
【発明の開示】本発明による半導体装置の製造方法は、
半導体基板の上に、少なくとも最下層がPtからなるシ
ョットキー電極を形成し、当該ショットキー電極を熱処
理することによってPt層と半導体基板をショットキー
接合させるものであって、前記ショットキー電極の最下
層のPtを、20Å/sec以下の蒸着速度で半導体基板
上に蒸着させることを特徴としている。
【0009】ショットキー電極のPtを20Å/sec以
下の蒸着速度で成膜すると、膜応力の小さいPt層を形
成することができ、半導体基板との良好な密着性を示し
た。従って、Ptの膜剥がれを生じにくくすることがで
き、半導体装置の歩留りを向上させることができる。
【0010】また、このように蒸着速度を遅くすること
によって、Pt膜の膜厚制御も容易になるので、薄いP
t膜を形成しても膜厚ばらつきが生じにくく、ピンチオ
フ電圧Vpや飽和ドレイン電流Idss等の特性を安定させ
ることができる。さらに、従来のようにPt層の下層に
TiやSi等の層を形成する必要もないので、その制御
性の問題も生じない。
【0011】一方、前記最下層のPtの蒸着速度は、2
Å/sec以上であることが望ましい。蒸着速度がこれよ
りも遅くなると、却って膜厚の制御が容易でなくなり、
Ptの半導体基板中への拡散量が変動してピンチオフ電
圧等の素子特性もばらつくからである。
【0012】このような半導体装置としては、化合物半
導体を用いたものに適用することができ、なかでもGa
AsMESFETに用いることができる。特に、最下層
のPt層と能動層を反応させてショットキー接合を形成
するPt埋め込み型の電界効果トランジスタに用いるこ
とによって高い効果を納めることができる。しかも、そ
の場合、熱処理によって最下層のPt層を能動層と完全
に反応させておけば、素子特性のばらつきを小さくして
素子特性を安定させることができ、また、最下層のPt
層の膜厚制御によって素子特性を容易に管理することが
できる。
【0013】ショットキー電極の構成としては、Pt層
(熱処理後には、反応層)の上にMo層、その上にTi
層、その上方にAuやAl等の低抵抗金属層を形成した
ものが望ましい。このような電極構成によれば、最下層
のPt層を能動層と完全に反応させることによって良好
なショットキー接合を得ることができ、順バイアス下に
おいても良好な動作を行なわせることができる。さら
に、低抵抗金属層によってゲート抵抗を小さくすること
ができる。また、Mo層の働きによって、Pt層とTi
層との相互拡散を防止し、また、Pt層が能動層と完全
に反応し終えた時点でゲート電極と能動層との反応を停
止させることができる。さらに、Mo層は膜ストレスが
大きくてAu層やAl層との密着性が悪いが、Mo層の
上にTi層を形成することによってMo層との密着性を
良好にすることができる。
【0014】
【発明の実施の形態】
(実施形態)図2(a)〜(h)は本発明の一実施形態
によるPt埋め込み型のGaAsMESFET(Ptゲ
ートFET)の製造工程を示す概略断面図である。以
下、図2に従って本発明の最適な実施形態を説明する。
まず、図2(a)に示すように、半絶縁性GaAs基板
11の表面にp型イオン、例えばBe、Mgを加速エネ
ルギー200keV、注入イオン密度2×1012/cm2
で注入してp層12を形成する。ついで、図2(b)に
示すように、n型イオン、例えばSiを加速エネルギー
100keV、注入イオン密度5×1012/cm2で注入
してn型能動層13を形成する。
【0015】つぎに、図2(c)に示すように、GaA
s基板11の表面をフォトレジスト14により覆い、フ
ォトリソグラフィによりソース領域及びドレイン領域を
形成しようとする領域においてフォトレジスト14を開
口し、このフォトレジスト14をマスクとし、マスク開
口を通して選択的にn型イオン、例えばSiを加速エネ
ルギー180keV、注入イオン密度1×1013/cm2
で注入し、n+領域15(ソース領域、ドレイン領域)
を形成する。その後、図2(d)に示すように、n+
域15の上にAu−Ge系からなる金属を用いてソース
電極16及びドレイン電極17を形成し、両電極16,
17を熱処理によって合金化してn+領域15にオーミ
ック接合させる。
【0016】ついで、GaAs基板11の表面にレジス
ト膜19を形成し、フォトリソグラフィを行ない、図2
(e)に示すように、ゲート長に等しい幅を有し、逆テ
ーパ状をした開口20をレジスト膜19にあける。つい
で、リン酸系のエッチング液に浸漬してリセス18を形
成する。
【0017】この後、図2(f)に示すように、蒸着法
により、レジスト膜19の開口20を通して能動層13
の上に、膜厚300ÅのPt、膜厚200ÅのMo、膜
厚1000ÅのTi、膜厚500ÅのPt、膜厚350
0ÅのAuからなるゲート電極用金属層21を順次堆積
させる。このとき最下層のPt層を蒸着させる際には、
その蒸着速度(デポレート)は、2〜20Å/secとす
る。こうしてレジスト膜19の上に堆積したPt/Mo
/Ti/Pt/Auからなるゲート電極用金属層21を
レジスト膜19とともに剥離(リフトオフ)し、図2
(g)及び図3に示すような、Pt/Mo/Ti/Pt
/Auからなるゲート電極22を形成する。
【0018】この後、GaAs基板22を約380℃で
1分間の熱処理を行う。熱処理を行なうと、図4(a)
(b)に模式的に示すように、最下層のPtがGaAs
中へ拡散し、GaAsと反応して合金化し、PtAsや
PtGa等の化合物を生成する。この熱処理工程におい
ては、Ptが能動層中へ約500Å拡散し、GaAsと
固相反応してPtAsやPtGa等を含む反応層23を
生成し、ゲート電極22を能動層13とショットキー接
合させる。その結果、図2(h)に示すように、反応層
(PtAs、PtGa)/Mo/Ti/Pt/Auから
なる、良好なショットキー接合のPt埋め込み型のゲー
ト電極22を備えたPtゲートFET24が形成され
る。
【0019】(本実施形態の特徴)上記プロセスによっ
て製造されたPtゲートFETにあっては、ゲート電極
は、Pt(又は、反応層)/Mo/Ti/Pt/Auか
らなっている。このうち、最下層のPt層は上記のよう
に能動層と反応し、PtAsやPtGa等からなる反応
層を生成して埋め込み型のゲート電極を形成し、良好な
ショットキー接合を実現するものである。
【0020】本発明の製造方法においては、ゲート電極
の最下層のPt層は必ずしもすべてをGaAsに拡散さ
せてGaAsと完全に反応させる必要はないが、以下に
述べるように、完全にGaAsと反応させるのが好まし
い。
【0021】GaAsと反応していないPt層が残って
いたり、Pt以外の金属がGaAs中に拡散してGaA
sと反応したりすると、熱処理工程における熱や素子動
作時の熱によって反応層が変化し、素子特性がばらつい
たり、不安定になったり、劣化したりする。これに対
し、能動層の上に形成されたPt層をGaAsと完全に
反応させて反応層を形成すれば、ゲート電極形成後の後
工程において、ゲート電極の熱処理温度と同程度もしく
はそれ以上の熱処理温度におかれても、Pt層とGaA
sとの反応はそれ以上進むことがなく、素子特性が変化
することがない。特に、素子のピンチオフ電圧が変動す
ることがない。同じように、素子動作時の発熱によって
も、ピンチオフ電圧等の素子特性が変化して不安定にな
る恐れがない。従って、最下層のPt層はGaAsと完
全に反応させることが望ましい。
【0022】また、本発明の製造方法によれば、ゲート
電極の最下層のPt層は、2〜200Å/secの蒸着速
度(デポレート)で蒸着法によって成膜される。Pt層
を20Å/sec以下の蒸着速度で成膜することにより、
膜応力の小さいPt層をGaAs基板上に形成すること
ができ、密着性の良好なPt層を形成することができ
た。これに対し、蒸着速度を20Å/sec以上にする
と、応力の大きな膜が形成され、部分的あるいは全体的
に膜剥がれが発生した。
【0023】図5はPt層の蒸着速度を100Å/sec
まで変化させて、その剥離率を検査した結果を示すもの
である。図5から分かるように、蒸着速度が20Å/se
c以下では、剥離率はほとんど0となっているのに対
し、20Å/secを超えると急激に剥離率が増加する。
従って、Pt層の蒸着速度を20Å/sec以下とするこ
とによってPt層の膜剥がれを生じにくくすることがで
き、半導体装置の歩留りを向上させることができる。
【0024】また、このように蒸着速度を遅くすること
によって、Pt膜の膜厚制御も容易になるので、薄いP
t膜を形成しても膜厚ばらつきが生じにくく、ピンチオ
フ電圧Vpや飽和ドレイン電流Idss等の特性を安定させ
ることができる。
【0025】一方、Pt層の蒸着速度を2Å/secより
も遅くすると、却って膜厚の制御が容易でなくなり、P
tの半導体基板中への拡散量が変動してピンチオフ電圧
等の素子特性もばらつく。従って、Pt層の蒸着速度
は、2〜200Å/secが望ましい。
【0026】また、ゲート電極の熱処理が良好に行なわ
れるようにするためには、ゲート電極の最下層のPt層
の膜厚や活性層の構造などは、以下のようにするのが好
ましい。
【0027】(Pt層の膜厚)ここで、Pt層は熱処理
によって能動層と完全に反応させるためには、Pt層の
厚みは薄くする必要がある。試作によれば、Pt層の厚
みは、500Å以下にすることが好ましい。特に、上記
実施形態においては、最適な値としてPt層の厚みを2
50Åにしている。Pt層の厚みが大きくなると、Pt
層を能動層と完全に反応させるための熱処理時間が長く
なるばかりでなく、Pt層の厚みが大きくなるに従って
同じピンチオフ電圧を実現する時、相互コンダクタンス
gmの立ち上がり急峻性も低下し、また膜厚が大きくな
るとPt層の膜ストレスが増大してGaAs基板との密
着性も悪くなる。
【0028】一方、Pt層の膜厚が100Åよりも薄く
なると、現在の技術では、膜厚の制御が困難であると共
に、十分にPtの拡散が行なわれず、良好なショットキ
ー接合が得られなくなるので、Pt層の膜厚は100Å
以上が好ましい。以上より、Pt層の膜厚は、100〜
500Åが望ましい。
【0029】(Pt層の拡散深さ)Pt層を熱処理によ
り能動層へ完全に拡散させる場合には、ピンチオフ電圧
Vpを所望の値に制御することが重要である。ここで、
Pt層をその膜厚の2倍程度能動層へ拡散させ、反応層
の厚みがPt層膜厚の2倍程度になるようにすると、反
応層が熱的に安定となって信頼性が増し、素子特性が安
定することが実験的に分かっている。
【0030】(能動層の厚みとPt層の膜厚との関係)
また、熱処理前における能動層の厚みは、その上のPt
層の膜厚の2〜10倍であることが好ましい。Pt層の
拡散深さはPt層の膜厚の2倍程度が望ましいから、能
動層全体が反応層によって塞がれないようにするために
は、能動層の厚みはPt層の膜厚の2倍以上必要とな
る。また、能動層の厚みがPt層の膜厚の10倍以上に
なると、相互コンダクタンスgmの立ち上がりの急峻性
が低下して素子の特性が劣化する。
【0031】(Mo層の働き)Mo層は、拡散バリア層
として働くものであって、Pt層を能動層と完全に反応
させることを確実ならしめ、かつ、他の金属と能動層と
の反応を阻止する。
【0032】上記のように、製造ばらつきが小さく、安
定したPtゲートFETを作製するためには、Pt層が
能動層に完全に拡散して反応層を形成した時点でゲート
電極の能動層への拡散を停止させ、Pt以外の金属が能
動層に拡散しないようにする必要がある。まず、Moは
GaAsと反応しにくいので、図4(b)に示すよう
に、Pt層が能動層と反応し、その反応層とMo層とが
接触した時点でゲート電極と能動層との反応が停止す
る。また、Moは他の金属の拡散を阻止する拡散バリア
層くので、TiやAu等が能動層ないし反応層へ拡散し
てピンチオフ電圧Vp等の素子特性を変化させるのを防
止する。さらに、Mo層は最下層のPtがTi層へ拡散
するのも防止するので、Pt層がTi層へ拡散してGa
Asに拡散する量が変動し、反応層の深さにばらつきが
生じるのを防止できる。従って、Pt層の上に一定の厚
さを有するMo層を形成しておくことにより、Pt層の
みを能動層と完全に反応させるための工程制御や処理時
間管理などの要求精度も緩和される。
【0033】このMo層も、Pt層と同様、薄く形成さ
れており、上記実施例では、200Åの膜厚となってい
る。Mo層は、膜ストレスが大きいため、ゲート長が短
い場合、厚い膜を作製すると密着性が悪くなる。そのた
めMo層の厚みを薄くしている。
【0034】また、Ti層は、この薄いMo層の持つ拡
散防止効果を補助するためのもので、上層のAu、Al
層のPt/GaAs反応層への拡散を抑制するためと、
Mo層と中間のPt層との密着性を高めるのに必須であ
る。
【0035】なお、このような拡散バリアとして働くも
のとしては、W、Ta、Cr等が知られているので、M
o層に代えて、W、Ta、Cr等の金属を拡散バリア層
として用いてもよい。
【0036】(その他の金属層)最上層のAu層はゲー
ト電極の抵抗を小さくするための層であって、最も大き
な膜厚を有している。すなわち、上記実施例では、35
00Åの膜厚としている。従って、このAu層の代り
に、同じように比抵抗の小さなAlなどを用いてもよ
い。
【0037】Ti層の上の中間Pt層は、TiとAuの
反応を防ぐ、拡散バリアの働きをしている。Ptの代り
にCrを用いてもよい。
【0038】ゲート長が短い場合、厚いMo膜を最下層
のPt層の上に積むと密着性の問題などがあって、厚い
Mo膜を積むことが困難であり、逆に、Mo膜を薄くす
ると、Pt層とTi層との相互拡散を阻止できなくな
る。そこで、上記ゲート構造においては、Mo膜を非常
に薄くすることによってMo膜の成膜を容易にし、さら
に、中間Pt層やTi層によっても相互拡散を防止する
と共に、特にTi層はMo層との密着性を高めるのに重
要である。
【図面の簡単な説明】
【図1】(a)〜(d)は、従来例のPtゲートFET
の製造工程を示す概略断面図である。
【図2】(a)〜(h)は、本発明の一実施例によるP
tゲートFETの製造工程を示す概略断面図である。
【図3】能動層の上に形成されたゲート電極を示す概略
拡大断面図である。
【図4】(a)(b)は能動層の上のPt層がGaAs
中に拡散して合金化するようすを模式的に示す図であ
る。
【図5】Ptの蒸着速度とPt層の剥離率との関係を示
す図である。
【符号の説明】
11 半絶縁性GaAs基板 13 能動層 16 ソース電極 17 ドレイン電極 22 ゲート電極 23 反応層

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板の上に、少なくとも最下層が
    Ptからなるショットキー電極を形成し、当該ショット
    キー電極を熱処理することによってPt層と半導体基板
    をショットキー接合させる半導体装置の製造方法におい
    て、 前記ショットキー電極の最下層のPtを、20Å/sec
    以下の蒸着速度で半導体基板上に蒸着させることを特徴
    とする半導体装置の製造方法。
  2. 【請求項2】 前記最下層のPtの蒸着速度が、2Å/
    sec以上であることを特徴とする、請求項1に記載の半
    導体装置の製造方法。
  3. 【請求項3】 前記ショットキー電極は、前記Pt層の
    上にMo層を形成し、その上にTi層を形成し、その上
    方に低抵抗金属層を形成したものであることを特徴とす
    る、請求項1に記載の半導体装置の製造方法。
  4. 【請求項4】 前記最下層のPt層のうち、能動層と接
    している領域のPtを能動層と完全に反応させることを
    特徴とする、請求項1に記載の半導体装置の製造方法。
  5. 【請求項5】 前記半導体基板は、化合物半導体基板で
    あることを特徴とする、請求項1に記載の半導体装置の
    製造方法。
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* Cited by examiner, † Cited by third party
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