JP2731194B2 - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は熱処理工程を経て形成される化合物半導体装
置及びその製造方法に関する。
置及びその製造方法に関する。
（従来の技術） 近年、スーパーコンピューターや高周波通信用の通信
機器には、Siよりも常温での電子移動度が倍から数倍高
いGaAsやInP等の化合物半導体を形成母材に採用した高
速型の電界効果トランジスタ（FET）が多用されてい
る。これらのFETの中に、GaAsのショットキーゲート型F
ET（以下MESFETと呼ぶ）がある。このMESFETの製造工程
の一部を第４図に示して説明する。
機器には、Siよりも常温での電子移動度が倍から数倍高
いGaAsやInP等の化合物半導体を形成母材に採用した高
速型の電界効果トランジスタ（FET）が多用されてい
る。これらのFETの中に、GaAsのショットキーゲート型F
ET（以下MESFETと呼ぶ）がある。このMESFETの製造工程
の一部を第４図に示して説明する。
半絶縁性のGaAs基板（10）上にイオン注入及び活性化
の為の熱処理を経て能動層（111）を形成する（第４図
（ａ））。
の為の熱処理を経て能動層（111）を形成する（第４図
（ａ））。
次にこの能動層（111）を含む全面に窒化タングステ
ンを例えばスパッタリング法によって被着した後選択的
にエッチングを行ってこの能動層（111）上にゲート電
極（12）を形成する。この様にスパッタリング法により
堆積した膜は多結晶であって、結晶粒界を有しており、
結晶の粒子（121）間である結晶粒界（122）に隙間が存
在する。同様の事が、CVD法やEB蒸着法等によって形成
される多結晶の窒化タングステン膜、窒化モリブデン
膜、窒化イリジウム膜、硅化タングステン膜、硅化モリ
ブデン膜或は硅窒化タングステン等の高融点金属の窒化
物、硅化物、硅窒化物の膜についても言える。（第４図
（ｂ））。
ンを例えばスパッタリング法によって被着した後選択的
にエッチングを行ってこの能動層（111）上にゲート電
極（12）を形成する。この様にスパッタリング法により
堆積した膜は多結晶であって、結晶粒界を有しており、
結晶の粒子（121）間である結晶粒界（122）に隙間が存
在する。同様の事が、CVD法やEB蒸着法等によって形成
される多結晶の窒化タングステン膜、窒化モリブデン
膜、窒化イリジウム膜、硅化タングステン膜、硅化モリ
ブデン膜或は硅窒化タングステン等の高融点金属の窒化
物、硅化物、硅窒化物の膜についても言える。（第４図
（ｂ））。
ついで、このゲート電極（12）の両側のソース，ドレ
イン形成領域となる部分に窓開けされたレジスト及びこ
のゲート電極（12）をマスクとしてイオン注入を行っ
て、不純物注入層（131），（141）を形成する（第４図
（ｃ））。
イン形成領域となる部分に窓開けされたレジスト及びこ
のゲート電極（12）をマスクとしてイオン注入を行っ
て、不純物注入層（131），（141）を形成する（第４図
（ｃ））。
さらに、レジストを除去した後例えばアルシン（As
H3）雰囲気を用い、この雰囲気に基板から蒸気圧の高い
Asが飛散しない圧力を加え、例えば820℃の高温で行う
キャップレスアニールに因り、この不純物注入層（1
31），（141）を活性化して、ゲート電極（12）に自己
整合するソース，ドレイン領域（132），（142）を形成
する。この際、能動層（111）これらソース，ドレイン
領域（132）,142）をつなぐチャネル領域（112）とな
る。
H3）雰囲気を用い、この雰囲気に基板から蒸気圧の高い
Asが飛散しない圧力を加え、例えば820℃の高温で行う
キャップレスアニールに因り、この不純物注入層（1
31），（141）を活性化して、ゲート電極（12）に自己
整合するソース，ドレイン領域（132），（142）を形成
する。この際、能動層（111）これらソース，ドレイン
領域（132）,142）をつなぐチャネル領域（112）とな
る。
ここで用いたキャップレスアニールは、ゲート電極
（12）を含む全面に厚い絶縁膜を堆積させた状態で行う
キャップアニールとは異なり、熱処理中にゲート電極
（12）や基板（10）表面にストレスを与えない優れたア
ニール方法である。
（12）を含む全面に厚い絶縁膜を堆積させた状態で行う
キャップアニールとは異なり、熱処理中にゲート電極
（12）や基板（10）表面にストレスを与えない優れたア
ニール方法である。
ところが、この様なキャップレスアニールでは、半導
体層が直接雰囲気に露出した領域（ゲート電極以外の領
域）の相平衡に合わせてAsの飛散が起きない様な圧力を
加えて熱処理を行っているが、半導体層上にゲート電極
（12）の設けられた領域の相平衡はこの領域とは異な
る。そのため、これらの圧力や温度等の熱処理条件で
は、チャネル領域（112）を形成する元素のうち蒸気圧
の高いAs（40）が先述した結晶粒界（122）を通って雰
囲気中に飛散してしまう（第４図（ｄ））。
体層が直接雰囲気に露出した領域（ゲート電極以外の領
域）の相平衡に合わせてAsの飛散が起きない様な圧力を
加えて熱処理を行っているが、半導体層上にゲート電極
（12）の設けられた領域の相平衡はこの領域とは異な
る。そのため、これらの圧力や温度等の熱処理条件で
は、チャネル領域（112）を形成する元素のうち蒸気圧
の高いAs（40）が先述した結晶粒界（122）を通って雰
囲気中に飛散してしまう（第４図（ｄ））。
これに起因して、ゲート電極（12）とチャネル領域
（112）との界面のうちチャネル領域側の結晶性が乱
れ、ひいてはこのチャネル領域（112）とゲート電極（1
2）間のショットキ特性の劣化を来たしたり、しきり値
電圧のバラツキを生じたりしてしまう。この様に、ゲー
ト電極の有る領域とそうでない領域を同時に熱処理する
事はキャップレスアニールでは困難であった。
（112）との界面のうちチャネル領域側の結晶性が乱
れ、ひいてはこのチャネル領域（112）とゲート電極（1
2）間のショットキ特性の劣化を来たしたり、しきり値
電圧のバラツキを生じたりしてしまう。この様に、ゲー
ト電極の有る領域とそうでない領域を同時に熱処理する
事はキャップレスアニールでは困難であった。
（発明が解決しようとする課題） 従来の化合物半導体装置の製造方法では、化合物半導
体層とショットキ接合をなす導体層を被着し、これらの
化合物半導体装置及び導体層の夫々の表面を露出させた
状態で高温熱処理を行った際、この半導体層を構成する
元素が導体層内の結晶粒界を通り抜けて飛散する為に、
半導体層側の界面が乱れ、ショットキ特性の低下を来た
していた。
体層とショットキ接合をなす導体層を被着し、これらの
化合物半導体装置及び導体層の夫々の表面を露出させた
状態で高温熱処理を行った際、この半導体層を構成する
元素が導体層内の結晶粒界を通り抜けて飛散する為に、
半導体層側の界面が乱れ、ショットキ特性の低下を来た
していた。
本発明は上記問題点に鑑みなされたもので、化合物半
導体層とショットキ接合する半導体層を被着し、これら
の層の表面を露出させた状態で高温熱処理を行っても、
ショットキ特性の劣化を来たすことのない信頼性の高い
化合物半導体装置を提供する事を第１の目的とする。
導体層とショットキ接合する半導体層を被着し、これら
の層の表面を露出させた状態で高温熱処理を行っても、
ショットキ特性の劣化を来たすことのない信頼性の高い
化合物半導体装置を提供する事を第１の目的とする。
さらに、この化合物は導体装置を均一な特性をもって
形成する事のできる化合物半導体装置の製造方法を提供
する事を第２の目的とする。
形成する事のできる化合物半導体装置の製造方法を提供
する事を第２の目的とする。
（課題を解決するための手段） 上記目的を達成する為に、第１の発明は化合物半導体
層と、この化合物半導体層上に設けられこの化合物半導
体層とショットキ接合する電極とを有する化合物半導体
装置において、前記電極は、その上面に50Å厚以上の酸
化膜が形成され、かつ前記ショットキ界面から1000Å厚
以上の非酸化部分が残されている事を特徴とする化合物
半導体装置を提供するものである。
層と、この化合物半導体層上に設けられこの化合物半導
体層とショットキ接合する電極とを有する化合物半導体
装置において、前記電極は、その上面に50Å厚以上の酸
化膜が形成され、かつ前記ショットキ界面から1000Å厚
以上の非酸化部分が残されている事を特徴とする化合物
半導体装置を提供するものである。
また第２の発明は化合物半導体層上にこの化合物半導
体層とショットキ接合を成す導体層を被着する工程と、
次いで前記導体層を酸素原子を含むガス中で酸化する工
程と、この後前記化合物半導体層及び前記導体層をAs雰
囲気中でキャップレスアニールする工程とを具備するこ
とを特徴とする化合物半導体装置の製造方法を提供する
ものである。
体層とショットキ接合を成す導体層を被着する工程と、
次いで前記導体層を酸素原子を含むガス中で酸化する工
程と、この後前記化合物半導体層及び前記導体層をAs雰
囲気中でキャップレスアニールする工程とを具備するこ
とを特徴とする化合物半導体装置の製造方法を提供する
ものである。
（作 用） 本発明では、化合物半導体層と導体層がショットキ接
合を保った状態で、この導体層の表面及び結晶粒界の隙
間に導体層の構成元素の酸化物を形成し、その後の工程
で行う高温熱処理の際に、化合物半導体層から解離する
構成元素が、この隙間を通って導体層表面から雰囲気中
に飛散しない様にしている。従って、化合物半導体層と
導体層の界面のうち、化合物半導体層側の劣化を少なく
でき、ショットキ特性の低下の防止を図れる。
合を保った状態で、この導体層の表面及び結晶粒界の隙
間に導体層の構成元素の酸化物を形成し、その後の工程
で行う高温熱処理の際に、化合物半導体層から解離する
構成元素が、この隙間を通って導体層表面から雰囲気中
に飛散しない様にしている。従って、化合物半導体層と
導体層の界面のうち、化合物半導体層側の劣化を少なく
でき、ショットキ特性の低下の防止を図れる。
（実施例） 本発明の詳細を実施例によって説明する。
第１図は、本発明の一実施例に係るGaAs MESFETを、
製造工程順に示した図である。
製造工程順に示した図である。
先ず、半絶縁性GaAs基板（10）上にレジストのマスク
を設けた状態でSiイオンを加速電圧50KeV,ドーズ量２×
1012cm-2の条件にて注入する。この後、このマスクを除
去して例えばAsH3に不活性ガス例えばArを混合した１気
圧の雰囲気中で温度820℃，時間20分の条件に活性化の
為の熱処理を行い、ｎ型の能動層（111）を形成する
（第１図（ａ））。
を設けた状態でSiイオンを加速電圧50KeV,ドーズ量２×
1012cm-2の条件にて注入する。この後、このマスクを除
去して例えばAsH3に不活性ガス例えばArを混合した１気
圧の雰囲気中で温度820℃，時間20分の条件に活性化の
為の熱処理を行い、ｎ型の能動層（111）を形成する
（第１図（ａ））。
次に、全面に高融点金属の窒化物例えば窒化タングス
テンを例えばスパッタリング法に因り1200Å厚に被着し
た後から、パターニングされたレジストのマスク（図示
せず）をこの表面に設け、このマスク上からCF4をエッ
チングガスとする反応性イオンエッチングを行って、能
動層（111）上にゲート金属（121）を形成する。このゲ
ート金属（121）はチャネル長方向の長さを15000Å、こ
れと直角方向の長さを40000Åにした。この様にして形
成された窒化タングステンのゲート金属（121）は多結
晶であり、結晶粒界（122）が存在している（第１図
（ｂ））。
テンを例えばスパッタリング法に因り1200Å厚に被着し
た後から、パターニングされたレジストのマスク（図示
せず）をこの表面に設け、このマスク上からCF4をエッ
チングガスとする反応性イオンエッチングを行って、能
動層（111）上にゲート金属（121）を形成する。このゲ
ート金属（121）はチャネル長方向の長さを15000Å、こ
れと直角方向の長さを40000Åにした。この様にして形
成された窒化タングステンのゲート金属（121）は多結
晶であり、結晶粒界（122）が存在している（第１図
（ｂ））。
さらにこのレジストのマスクを除去した後、このゲー
ト金属（121）の両側のソース・ドレインの形成領域と
なる部分に、窓開けされたレジストのマスク（図示せ
ず）を設け、このマスクとゲート金属（121）上から、S
iイオンを例えば加速電圧120KeV,ドーズ量３×1013cm-2
の条件にて基板（10）にイオン注入し、不純物注入層
（131），（141）をゲート金属（121）に自己整合して
形成する（第１図（ｃ））。
ト金属（121）の両側のソース・ドレインの形成領域と
なる部分に、窓開けされたレジストのマスク（図示せ
ず）を設け、このマスクとゲート金属（121）上から、S
iイオンを例えば加速電圧120KeV,ドーズ量３×1013cm-2
の条件にて基板（10）にイオン注入し、不純物注入層
（131），（141）をゲート金属（121）に自己整合して
形成する（第１図（ｃ））。
ついで、ゲート金属（121）を例えば酸素１に対して
窒素（キャリアガス）４の流量比で混合した１気圧の雰
囲気例えば空気中に露出させた状態で低温例えば350℃
にて熱酸化する。この熱酸化によってゲート金属（1
21）は、その表面が極く薄い100Å程度の窒化タングス
テンの窒化膜（123）で覆われると共に、結晶粒界にも
酸素原子が拡散する様なゲート電極（12）となる。この
ゲート電極（12）は酸化によっては膜厚は変化しなかっ
た。この様な低温では、ゲート金属（121）と能動層（1
11）間に熱拡散が生じて界面の乱れを来たす事はなく、
ショットキ特性は熱処理後も良好に保たれる。（第１図
（ｄ））。
窒素（キャリアガス）４の流量比で混合した１気圧の雰
囲気例えば空気中に露出させた状態で低温例えば350℃
にて熱酸化する。この熱酸化によってゲート金属（1
21）は、その表面が極く薄い100Å程度の窒化タングス
テンの窒化膜（123）で覆われると共に、結晶粒界にも
酸素原子が拡散する様なゲート電極（12）となる。この
ゲート電極（12）は酸化によっては膜厚は変化しなかっ
た。この様な低温では、ゲート金属（121）と能動層（1
11）間に熱拡散が生じて界面の乱れを来たす事はなく、
ショットキ特性は熱処理後も良好に保たれる。（第１図
（ｄ））。
この熱処理では酸素に対する窒素の割合をかなり多く
しても酸化膜（123）を形成できる。熱処理温度は酸化
膜（123）を形成する面から、250℃以上が必要であり、
またショットキ特性の劣化を防ぐ面から600℃以下にす
る事が良く、特に450℃以下が好ましい。
しても酸化膜（123）を形成できる。熱処理温度は酸化
膜（123）を形成する面から、250℃以上が必要であり、
またショットキ特性の劣化を防ぐ面から600℃以下にす
る事が良く、特に450℃以下が好ましい。
この後、所望により洗浄し次工程に移る。この時ゲー
ト電極表面は変化しないが、GaAs基板（10）表面の酸化
物は除去されてしまう程度のものである。
ト電極表面は変化しないが、GaAs基板（10）表面の酸化
物は除去されてしまう程度のものである。
ここでは、熱酸化によってこの酸化膜（123）を設け
たが、例えば流量100cc/min,圧力0.5Torr,80℃の低温の
酸素ガス中で放電を行って酸素プラズマを発生させてプ
ラズマ処理して酸化する方法や、オゾン（O3）と酸素ラ
ジカルの雰囲気中で行うオゾン酸化等によっても良く、
要はここで述べた酸化物の形成後においてもショットキ
特性が良好に保てる様な低温で行える方法なら構わな
い。
たが、例えば流量100cc/min,圧力0.5Torr,80℃の低温の
酸素ガス中で放電を行って酸素プラズマを発生させてプ
ラズマ処理して酸化する方法や、オゾン（O3）と酸素ラ
ジカルの雰囲気中で行うオゾン酸化等によっても良く、
要はここで述べた酸化物の形成後においてもショットキ
特性が良好に保てる様な低温で行える方法なら構わな
い。
上記実施例では酸素と窒素との混合ガスを用いたが酸
素ガス或はオゾンのみでもよいし、酸素或はオゾンと窒
素や不活性ガス例えばアルゴンとの混合ガスとしてもよ
い。また、酸化性ガスとして空気をそのまま用いてもよ
い。これは、プラズマ酸化やオゾン酸化についても同様
である。
素ガス或はオゾンのみでもよいし、酸素或はオゾンと窒
素や不活性ガス例えばアルゴンとの混合ガスとしてもよ
い。また、酸化性ガスとして空気をそのまま用いてもよ
い。これは、プラズマ酸化やオゾン酸化についても同様
である。
第１図（ｄ）の酸化の後、例えばAsH3にArを混合した
１気圧の雰囲気中で、高温例えば820℃，時間20分の条
件にて不純物注入層（131），（141）に対して活性化の
為の高温熱処理を施し、n+型のソース及びドレイン領域
（132），（142）を形成する。これに共い、能動層（11
1）もチャネル領域（112）として成形される。この時先
述したゲート電極（12）の表面及び結晶粒界に設けられ
た酸化膜（123）が、チャネル領域（112）からゲート電
極（12）を通って飛散するAsを抑制する。従って、チャ
ネル領域（112）とゲート電極（12）の界面のうちチャ
ネル領域（112）側の結晶性の乱れを抑える事ができ
る。（第１図（ｅ））。
１気圧の雰囲気中で、高温例えば820℃，時間20分の条
件にて不純物注入層（131），（141）に対して活性化の
為の高温熱処理を施し、n+型のソース及びドレイン領域
（132），（142）を形成する。これに共い、能動層（11
1）もチャネル領域（112）として成形される。この時先
述したゲート電極（12）の表面及び結晶粒界に設けられ
た酸化膜（123）が、チャネル領域（112）からゲート電
極（12）を通って飛散するAsを抑制する。従って、チャ
ネル領域（112）とゲート電極（12）の界面のうちチャ
ネル領域（112）側の結晶性の乱れを抑える事ができ
る。（第１図（ｅ））。
ここでの高温熱処理温度は注入された不純物を良好に
活性化させる面から、750℃以上必要であるが、好まし
くは800℃以上である事が良い。
活性化させる面から、750℃以上必要であるが、好まし
くは800℃以上である事が良い。
最後に、ゲート電極（12）を含む全面を絶縁膜（図示
せず）で覆い、この膜のうちソース・ドレイン領域（13
2），（142）上に孔を設けた後、この孔内及び絶縁膜上
に、下からAuGe/Auの２層構造の膜を被着し、絶縁膜を
除去する事で余分のAuGe/Auを取り除くリフトオフ法に
よりAuGe/Auのソース・ドレイン電極（15），（16）を
形成する。ここでは示していないが、このゲート電極
（12）をゲート電極表面の酸化膜厚が100〜200Å程度で
あっても、配線のTi層が反応しやすい金属であるため、
酸化膜をつきぬけてWNx膜と良好に接触する。このため
ゲート電極表面の酸化膜をあえてチッエングして除去す
るまでもない。酸化膜厚がこれより厚い場合には所望に
応じてエッチングしても構わない。例えば下からTi/Pt/
Auの三層構造配線とつなぐ（第１図（ｆ））。
せず）で覆い、この膜のうちソース・ドレイン領域（13
2），（142）上に孔を設けた後、この孔内及び絶縁膜上
に、下からAuGe/Auの２層構造の膜を被着し、絶縁膜を
除去する事で余分のAuGe/Auを取り除くリフトオフ法に
よりAuGe/Auのソース・ドレイン電極（15），（16）を
形成する。ここでは示していないが、このゲート電極
（12）をゲート電極表面の酸化膜厚が100〜200Å程度で
あっても、配線のTi層が反応しやすい金属であるため、
酸化膜をつきぬけてWNx膜と良好に接触する。このため
ゲート電極表面の酸化膜をあえてチッエングして除去す
るまでもない。酸化膜厚がこれより厚い場合には所望に
応じてエッチングしても構わない。例えば下からTi/Pt/
Auの三層構造配線とつなぐ（第１図（ｆ））。
はこの厚みを4000Åにしたもの（以下タイプIIIと呼
ぶ）の夫々のタイプのデータである。図には酸化処理時
間に加え、各データについてのオージェ分析法により測
定した酸化膜厚も示した。この図によれば、タイプII,I
IIの測定結果から判る様に、表面酸化処理を行わない
と、VTHのバラツキは20％以上あるが、この処理を２分
（この時の膜厚は50Å）以上行えばこのバラツキは低く
なる。特に８分（この時の膜厚は100Å）以上行うこと
により３％以下の領域に入り、酸化処理をしない場合の
６分の１以下になる。尚、酸化処理を全く行わない場合
にも25Å厚の酸化膜が存在するが、これは自然酸化によ
るものである。
ぶ）の夫々のタイプのデータである。図には酸化処理時
間に加え、各データについてのオージェ分析法により測
定した酸化膜厚も示した。この図によれば、タイプII,I
IIの測定結果から判る様に、表面酸化処理を行わない
と、VTHのバラツキは20％以上あるが、この処理を２分
（この時の膜厚は50Å）以上行えばこのバラツキは低く
なる。特に８分（この時の膜厚は100Å）以上行うこと
により３％以下の領域に入り、酸化処理をしない場合の
６分の１以下になる。尚、酸化処理を全く行わない場合
にも25Å厚の酸化膜が存在するが、これは自然酸化によ
るものである。
この結果から、酸化膜は、良好なキャップ効果を奏す
る面から、50Å以上の膜厚が必要であり、100Å以上が
特に好ましいといえる。
る面から、50Å以上の膜厚が必要であり、100Å以上が
特に好ましいといえる。
次いで、ゲート電極の表面酸化がどこまで許されるか
について述べる。タイプIIのデータから判る様に、膜厚
が200Å（酸化されていない部分の厚みは1000Å）まで
はバラツキは低く抑えられる。
について述べる。タイプIIのデータから判る様に、膜厚
が200Å（酸化されていない部分の厚みは1000Å）まで
はバラツキは低く抑えられる。
この実施例では、被着された窒化タングステン膜をゲ
ート電極に加工した後、イオン注入→酸化→高温熱処理
という順で活性化されたソース・ドレイン領域の形成を
行ったが、高温熱処理前に低温の熱処理によって酸化物
（123）が設けられておれば良く、酸化→イオン注入→
高温熱処理の順でも差し支えない。
ート電極に加工した後、イオン注入→酸化→高温熱処理
という順で活性化されたソース・ドレイン領域の形成を
行ったが、高温熱処理前に低温の熱処理によって酸化物
（123）が設けられておれば良く、酸化→イオン注入→
高温熱処理の順でも差し支えない。
このMESFETの平面図を第１図（ｇ）に示した。
次にゲート電極（12）表面の酸化をどの程度すれば良
好なショットキ障壁を有するMESFETを形成できるかにつ
いて説明する。
好なショットキ障壁を有するMESFETを形成できるかにつ
いて説明する。
第２図は、第１図に示した製造方法によりMESAFETを
形成するに当って、酸化工程で温度を350℃一定にし、
処理時間を０〜32分の間で種々変えて同一ウェーハに多
数形成した際のMESFETの閾値電圧（VTH）を測定し、こ
のウェーハ面内のバラツキを評価したものである。
形成するに当って、酸化工程で温度を350℃一定にし、
処理時間を０〜32分の間で種々変えて同一ウェーハに多
数形成した際のMESFETの閾値電圧（VTH）を測定し、こ
のウェーハ面内のバラツキを評価したものである。
はゲート電極の厚みを500Åにしたもの（以下タイプＩ
と呼ぶ）、 はこの厚みを1200Åにしたもの（以下タイプIIと呼
ぶ）、しかし、これを越え例えば400Å（酸化されない
部分の厚みは800Å）まで酸化されれば、ゲート電極の
ショットキ障壁は完全に破壊され、オーミック性を呈す
る様になる。ちなみに、タイプＩの実験結果から判る如
く、ゲート電極の厚みが1000Å以下例えば500Å程度に
薄くなると表面を酸化しても、バラツキは低くできな
い。この様にゲート電極の膜厚を薄くすれば、実施例の
方法を用いてはそもそもMESFETは形成できない。
と呼ぶ）、 はこの厚みを1200Åにしたもの（以下タイプIIと呼
ぶ）、しかし、これを越え例えば400Å（酸化されない
部分の厚みは800Å）まで酸化されれば、ゲート電極の
ショットキ障壁は完全に破壊され、オーミック性を呈す
る様になる。ちなみに、タイプＩの実験結果から判る如
く、ゲート電極の厚みが1000Å以下例えば500Å程度に
薄くなると表面を酸化しても、バラツキは低くできな
い。この様にゲート電極の膜厚を薄くすれば、実施例の
方法を用いてはそもそもMESFETは形成できない。
以上のタイプＩ及びIIの実験結果から次の事が判っ
た。
た。
このゲート電極（12）のうち、酸化されていない部分
の厚み（ｌ）がショットキ界面から少くとも1000Å以上
必要である。実験結果も示したがその理由は、1000Å以
上酸化するにつれて、結晶粒界を通ってショットキ界面
に達する酸素が多くなり、この酸素によってゲート電極
材料のWNxとGaAs基板の反応が生じてしまう。このため
ショットキ障壁の高さが低下してしまう事にある。
の厚み（ｌ）がショットキ界面から少くとも1000Å以上
必要である。実験結果も示したがその理由は、1000Å以
上酸化するにつれて、結晶粒界を通ってショットキ界面
に達する酸素が多くなり、この酸素によってゲート電極
材料のWNxとGaAs基板の反応が生じてしまう。このため
ショットキ障壁の高さが低下してしまう事にある。
尚、以上述べた酸化膜は、ゲート電極材料例えばWNx
は酸化物の膜であり、この電極表面にて層状になってい
るものを言うのであって、この電極内部でWNx結晶粒界
に酸素原子が存在する様な部分を言うのではない。
は酸化物の膜であり、この電極表面にて層状になってい
るものを言うのであって、この電極内部でWNx結晶粒界
に酸素原子が存在する様な部分を言うのではない。
この様に酸化の許される範囲を決定したが、これには
次に述べる条件を付す事でより良いものの形成が可能で
ある。即ち、ゲート電極の側面にも酸化膜が形成される
事により実効的なゲート長が短くなる事から生じる条件
である。
次に述べる条件を付す事でより良いものの形成が可能で
ある。即ち、ゲート電極の側面にも酸化膜が形成される
事により実効的なゲート長が短くなる事から生じる条件
である。
ここでMESFETの平面図である第１図（ｇ）にもどる。
チャネル層表面（120）（点の領域（122）と斜線の領域
（121）を合わせた領域）の面積をS0とし、またゲート
電極（12）の非酸化部分がこのチャネル層表面と接触す
る領域（121）（点領域）の面積をS1とする。この際のS
1/S0は、99％であり、この値で良好なMESFETを得てい
る。一般にゲート電極を（12）の酸化部分がチャネル層
表面（120）と接触する領域（122）（斜線の領域）のシ
ョットキ界面は乱れているために、この領域はできるだ
け小さい方が良い。つまりこのS1/S0はできるだけ100％
に近い方がゲート電極（12）自体のショットキ障壁低下
防止の面から良く、90％以上であれば、この障壁の低下
は無視できるほど小さくなり、より好ましい。S1/S0が
低くなればゲート電極はオーミック性を呈する様になり
ショットキーゲート電極としては不適当である。
チャネル層表面（120）（点の領域（122）と斜線の領域
（121）を合わせた領域）の面積をS0とし、またゲート
電極（12）の非酸化部分がこのチャネル層表面と接触す
る領域（121）（点領域）の面積をS1とする。この際のS
1/S0は、99％であり、この値で良好なMESFETを得てい
る。一般にゲート電極を（12）の酸化部分がチャネル層
表面（120）と接触する領域（122）（斜線の領域）のシ
ョットキ界面は乱れているために、この領域はできるだ
け小さい方が良い。つまりこのS1/S0はできるだけ100％
に近い方がゲート電極（12）自体のショットキ障壁低下
防止の面から良く、90％以上であれば、この障壁の低下
は無視できるほど小さくなり、より好ましい。S1/S0が
低くなればゲート電極はオーミック性を呈する様になり
ショットキーゲート電極としては不適当である。
次に本発明の他の実施例を第３図に沿って説明する。
先の実施例と異なる点はWNx膜を被着した後、これを
ゲート電極に加工形成する前に表面酸化の熱処理を行う
様にした事にある。
ゲート電極に加工形成する前に表面酸化の熱処理を行う
様にした事にある。
先ず第１図（ａ）と同様に能動層（111）を形成す
る。
る。
次いで、全面に先の実施例同様に1200Å厚のWNxのゲ
ート金属（121）を形成する。この後、空気中で350℃、
８分間の熱処理を行って、このゲート金属（121）を表
面から100Å厚酸化し、酸化膜（123）を形成する（第３
図（ａ））。
ート金属（121）を形成する。この後、空気中で350℃、
８分間の熱処理を行って、このゲート金属（121）を表
面から100Å厚酸化し、酸化膜（123）を形成する（第３
図（ａ））。
さらに例えば異方性エッチングを行って、このゲート
金属（121）をゲート電極（12）に加工する（第２図
（ｂ））。
金属（121）をゲート電極（12）に加工する（第２図
（ｂ））。
その後は第１図（ｃ）〜第１図（ｆ）と同様の工程を
経てMESFETを完成する。この方法ではゲート電極（12）
の側壁に酸化膜のない状態でアニール用の熱処理を行っ
たが、この様にしてもショットキ障壁の低下がない事か
ら、側面からのAsの飛散は無視できるものと思われる。
経てMESFETを完成する。この方法ではゲート電極（12）
の側壁に酸化膜のない状態でアニール用の熱処理を行っ
たが、この様にしてもショットキ障壁の低下がない事か
ら、側面からのAsの飛散は無視できるものと思われる。
この方法の長所はゲート電極（12）の側面が酸化され
ていないため上述した（ゲート電極の非酸化部分がチャ
ネル層表面と接触する領域（121）の面積S1）／（チャ
ネル層表面（120）の面積S0）が実質上100％となり、側
面からの酸化によるショットキ障壁低下の問題がなくな
る。つまりゲート長は短くならない。この場合の酸化膜
厚は第２図の結果に従うだけで良く、ゲート電極表面か
らの膜厚と、ショットキ界面からの非酸化部分の厚さの
みで決定される。
ていないため上述した（ゲート電極の非酸化部分がチャ
ネル層表面と接触する領域（121）の面積S1）／（チャ
ネル層表面（120）の面積S0）が実質上100％となり、側
面からの酸化によるショットキ障壁低下の問題がなくな
る。つまりゲート長は短くならない。この場合の酸化膜
厚は第２図の結果に従うだけで良く、ゲート電極表面か
らの膜厚と、ショットキ界面からの非酸化部分の厚さの
みで決定される。
本発明は上記実施例に限るものではなく、化合物半導
体層上にショットキ電極を形成した後、高温熱処理する
ものなら広く適用でき、例えばGaAs基板上にｎ型の能動
層を形成して、この上にアノードとなるショットキ電極
を設けた後からカソードとなる活性化されたn+型の不純
物層を形成する様なショットキ接合型ダイオードの形成
にも適用できる。この場合には、高温の熱処理によって
活性化されるｎ型不純物層の活性化前に、先述した酸化
性雰囲気中での熱処理を同様の手順にて行っておけば良
い、また、本発明は、GaAsの他、InP,GdTe等の他の化合
物半導体にも適用できるし、導体層には、窒化タングス
テンの代わりに、チタン，モリブデン，タンタル等の高
融点金属もしくは、これらの窒化物，硅化物，硅窒化物
等を採用しても差し支えない。
体層上にショットキ電極を形成した後、高温熱処理する
ものなら広く適用でき、例えばGaAs基板上にｎ型の能動
層を形成して、この上にアノードとなるショットキ電極
を設けた後からカソードとなる活性化されたn+型の不純
物層を形成する様なショットキ接合型ダイオードの形成
にも適用できる。この場合には、高温の熱処理によって
活性化されるｎ型不純物層の活性化前に、先述した酸化
性雰囲気中での熱処理を同様の手順にて行っておけば良
い、また、本発明は、GaAsの他、InP,GdTe等の他の化合
物半導体にも適用できるし、導体層には、窒化タングス
テンの代わりに、チタン，モリブデン，タンタル等の高
融点金属もしくは、これらの窒化物，硅化物，硅窒化物
等を採用しても差し支えない。
尚、本発明はその主旨を逸脱しない範囲で種々変形し
て実施する事ができる。
て実施する事ができる。
以上の構成により、製造過程の高温熱処理を経た後も
ショットキ特性の劣化を来たすことがなく、しかも歩留
まりの向上を図る事ができる。
ショットキ特性の劣化を来たすことがなく、しかも歩留
まりの向上を図る事ができる。
第１図は本発明の一実施例を示す図、第２図は本発明の
一実施例を説明する図、第３図は本発明の他の実施例を
示す図、第４図は従来例を工程順に示した断面図であ
る。 10……GaAsの基板 112……チャネル領域 12……窒化タングステンのゲート電極 123……結晶粒界の隙間に詰められた酸化物 132……ソース領域 142……ドレイン領域 15……AuGe/Auのソース電極 16……AuGe/Auのドレイン電極
一実施例を説明する図、第３図は本発明の他の実施例を
示す図、第４図は従来例を工程順に示した断面図であ
る。 10……GaAsの基板 112……チャネル領域 12……窒化タングステンのゲート電極 123……結晶粒界の隙間に詰められた酸化物 132……ソース領域 142……ドレイン領域 15……AuGe/Auのソース電極 16……AuGe/Auのドレイン電極
フロントページの続き (72)発明者 長岡 正見 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 内富 直隆 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 三上 等 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (56)参考文献 特開 昭60−20584（ＪＰ，Ａ)
Claims (6)
- 【請求項１】化合物半導体層上にこの化合物半導体層と
ショットキ接合を成す導体層を被着する工程と、次いで
前記導体層を酸素原子を含むガス中で酸化する工程と、
その後前記化合物半導体層及び前記導体層をAs雰囲気中
でキャップレスアニールする工程とを具備することを特
徴とする化合物半導体装置の製造方法。 - 【請求項２】前記酸素を含むガスは、O2、O3、O2と不活
性ガス或は窒素ガスの混合ガス、及び、O3と不活性ガス
或は窒素ガスの混合ガスから選ばれる事を特徴とする請
求項１記載の化合物半導体装置の製造方法。 - 【請求項３】前記酸化する工程は、熱酸化又はプラズマ
酸化である事を特徴とする請求項１記載の化合物半導体
装置の製造方法。 - 【請求項４】前記酸化する工程は、前記導体層を、表面
から50Å以上酸化しかつ前記ショットキ接合界面から10
00Å以上の非酸化部分を残す事を特徴とする請求項１記
載の化合物半導体装置の製造方法。 - 【請求項５】前記酸化する工程は、前記導体層を、表面
から100Å以上酸化しかつ前記ショットキ接合界面から1
000Å以上の非酸化部分を残す事を特徴とする請求項１
記載の化合物半導体装置の製造方法。 - 【請求項６】前記化合物半導体層はGaAs、前記導体層は
高融点金属の硅化物、窒化物及び硅窒化物の中から選ば
れる材料である事を特徴とする請求項１記載の化合物半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63293564A JP2731194B2 (ja) | 1988-01-08 | 1988-11-22 | 化合物半導体装置の製造方法 |
| FR8900174A FR2625841B1 (fr) | 1988-01-08 | 1989-01-09 | Dispositif metal-semiconducteur comportant une jonction de schottky et procede pour sa production |
| US07/774,169 US5273937A (en) | 1988-01-08 | 1991-10-15 | Metal semiconductor device and method for producing the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-1331 | 1988-01-08 | ||
| JP133188 | 1988-01-08 | ||
| JP63293564A JP2731194B2 (ja) | 1988-01-08 | 1988-11-22 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021139A JPH021139A (ja) | 1990-01-05 |
| JP2731194B2 true JP2731194B2 (ja) | 1998-03-25 |
Family
ID=26334548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63293564A Expired - Lifetime JP2731194B2 (ja) | 1988-01-08 | 1988-11-22 | 化合物半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2731194B2 (ja) |
| FR (1) | FR2625841B1 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020584A (ja) * | 1983-07-15 | 1985-02-01 | Hitachi Ltd | 半導体装置の製法 |
-
1988
- 1988-11-22 JP JP63293564A patent/JP2731194B2/ja not_active Expired - Lifetime
-
1989
- 1989-01-09 FR FR8900174A patent/FR2625841B1/fr not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH021139A (ja) | 1990-01-05 |
| FR2625841B1 (fr) | 1994-05-20 |
| FR2625841A1 (fr) | 1989-07-13 |
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