JPH03239322A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＧａＡｓ系化合物半導体層に、金属の選択Ｃ
ＶＤ法を適用した半導体装置の製造方法に関する。
ＶＤ法を適用した半導体装置の製造方法に関する。
（２）
〔従来の技術〕
Ｓｉデバイスの微細化に伴い、電極配線技術として、絶
縁膜上全面にタングステン（Ｗ）被着することなく、Ｓ
ｉやある種の金属上にのみ選択的にＷ被着を行う、いわ
ゆる選択Ｗ−ＣＶＤ技術が注目されてきている。その応
用例として、例えば電子材料委員会資料特ＩＤ２３ｐ２
０（１９８９）に記載されているように、■コンタクト
孔の金属埋込み技術、■自己整合的なＭＯＳＦＥＴのソ
ース、ドレイン領域への電極形成技術、等が検討されて
いる。
縁膜上全面にタングステン（Ｗ）被着することなく、Ｓ
ｉやある種の金属上にのみ選択的にＷ被着を行う、いわ
ゆる選択Ｗ−ＣＶＤ技術が注目されてきている。その応
用例として、例えば電子材料委員会資料特ＩＤ２３ｐ２
０（１９８９）に記載されているように、■コンタクト
孔の金属埋込み技術、■自己整合的なＭＯＳＦＥＴのソ
ース、ドレイン領域への電極形成技術、等が検討されて
いる。
上記従来技術は、Ｓｉ或いはある種の金属に対して、選
択Ｗ−ＣＶＤを適用したものであるが、Ｇ ａ Ａ ｓ
等の化合物半導体に対して選択的にＷ被着を行うことは
困難であった。
択Ｗ−ＣＶＤを適用したものであるが、Ｇ ａ Ａ ｓ
等の化合物半導体に対して選択的にＷ被着を行うことは
困難であった。
本発明の目的は、ＧａＡｓ等の化合物半導体に対しても
、容易に選択Ｗ−ＣＶＤの適用を可能にすることにある
。
、容易に選択Ｗ−ＣＶＤの適用を可能にすることにある
。
（３）
上記目的を遠戚するために、本発明においては、Ｗ被着
を行うべき、ＧａＡｓ層の所望領域に選択的に■族元素
を高濃度にイオン注入し、然る後に選択Ｗ−ＣＶＤを適
用する。
を行うべき、ＧａＡｓ層の所望領域に選択的に■族元素
を高濃度にイオン注入し、然る後に選択Ｗ−ＣＶＤを適
用する。
Ｗ被着の起こりにくいＧａＡｓ表面に、Ｗ被着が起こり
やすいことが知られているＳｉ或いはＧｅ等の■族元素
を高濃度にイオン注入すると、第２図の各々の元素のイ
オン注入量とｃｖｏ−ｗ膜厚の関係から判るように、１
０１５■−２以上の高濃度イオン注入により、ＧａＡｓ
表面にＷ核が発生し、ＣＶＤ−Ｗ膜の被着が起こる。ま
た、ＧａＡｓへイオン注入されたＳｉ或いはＧｅは、ア
ニールによりＧａ或いはＡｓサイトに入り、Ｇ ａ Ａ
ｓの良好なドーパントにもなる。ただし、ドーパン１
〜として、上記元素をイオン注入する場合、１０１２〜
１０１４（２）−２で活性化率が飽和するので、１０１
５舖−２以上イオン注入することはない。
やすいことが知られているＳｉ或いはＧｅ等の■族元素
を高濃度にイオン注入すると、第２図の各々の元素のイ
オン注入量とｃｖｏ−ｗ膜厚の関係から判るように、１
０１５■−２以上の高濃度イオン注入により、ＧａＡｓ
表面にＷ核が発生し、ＣＶＤ−Ｗ膜の被着が起こる。ま
た、ＧａＡｓへイオン注入されたＳｉ或いはＧｅは、ア
ニールによりＧａ或いはＡｓサイトに入り、Ｇ ａ Ａ
ｓの良好なドーパントにもなる。ただし、ドーパン１
〜として、上記元素をイオン注入する場合、１０１２〜
１０１４（２）−２で活性化率が飽和するので、１０１
５舖−２以上イオン注入することはない。
第１実施例
（４）
本発明をＧ ａ Ａ ｓ ＭＥＳＦＥＴに適用した一
実施例を、第１図に示す、工程概略図を用いて説明する
。
実施例を、第１図に示す、工程概略図を用いて説明する
。
半絶縁性Ｇ ａ Ａ ｓ基板１０−ヒに、ＭＢＥ法を用
いて、能動層１１ （ｎ ＝ Ｉ Ｘ １０１７ａｍ−
”、厚１０００人）を形成し、該能動層１工上に、スパ
ッタ法によりＷＳｉ膜１２ （３０００Ａ厚）及びＣＶ
Ｄ法による第１のＳ ｉ Ｏ２膜１３ （４０００Ａ厚
）を積層した（第工図（ａ））。
いて、能動層１１ （ｎ ＝ Ｉ Ｘ １０１７ａｍ−
”、厚１０００人）を形成し、該能動層１工上に、スパ
ッタ法によりＷＳｉ膜１２ （３０００Ａ厚）及びＣＶ
Ｄ法による第１のＳ ｉ Ｏ２膜１３ （４０００Ａ厚
）を積層した（第工図（ａ））。
次に、通常のりソグラフイ技術と、ドライエツチング技
術を用いて、ＷＳｉ膜１２でゲート電極１４を形成した
（第１図（ｂ））。
術を用いて、ＷＳｉ膜１２でゲート電極１４を形成した
（第１図（ｂ））。
然る後、上記試料に第２の５ｌＯ２膜１５（厚さ５００
０Ａ）をＣＶＤ法により形成した（第１図（Ｃ））。
０Ａ）をＣＶＤ法により形成した（第１図（Ｃ））。
次いで、前記第２のＳ ｊＯ，、膜１５を異方性エツチ
ングすることにより、側壁絶縁膜１６を形成した（第１
図（ｄ））。
ングすることにより、側壁絶縁膜１６を形成した（第１
図（ｄ））。
次に、ゲート電極１４及び側壁絶縁膜↓６を含むその周
辺領域に、選択的にＳｎ＋のイオン注入によりゲート電
極に対して、自己整合的にイオン（５） 注入領域１７を形成した。イオン注入条件は、加速エネ
ルギー１００ＫｅＶ、照射量２ Ｘ １０”ａ＋＋−”
である（第１図（ｅ））。
辺領域に、選択的にＳｎ＋のイオン注入によりゲート電
極に対して、自己整合的にイオン（５） 注入領域１７を形成した。イオン注入条件は、加速エネ
ルギー１００ＫｅＶ、照射量２ Ｘ １０”ａ＋＋−”
である（第１図（ｅ））。
然る後、選択Ｗ−ＣＶＤ法により、上記イオン注入領域
１７上にのみ選択的にＷ膜１８の被着を行った（第１図
（ｆ））。ＣＶＤ条件は、全圧０ 、１５Ｔｏｒｒ、基
板温度３２０℃反応ガスとして、Ｗ Ｆ、 １０ ｓｅ
ｃｍ、 Ｓ ｉ Ｈ４６ｓｅｃｍ を流した。
１７上にのみ選択的にＷ膜１８の被着を行った（第１図
（ｆ））。ＣＶＤ条件は、全圧０ 、１５Ｔｏｒｒ、基
板温度３２０℃反応ガスとして、Ｗ Ｆ、 １０ ｓｅ
ｃｍ、 Ｓ ｉ Ｈ４６ｓｅｃｍ を流した。
次に、ランプアニール法を用いて１０００℃。
１５ｓｅｃのアニールを行った。
本実施例によれば、ゲート電極１４に対して、側壁絶縁
膜１６の厚みだけ、隔てたところにソース、ドレイン電
極となるＷ膜１８を自己整合的に形成できるので、ソー
ス抵抗の低減が図れる。
膜１６の厚みだけ、隔てたところにソース、ドレイン電
極となるＷ膜１８を自己整合的に形成できるので、ソー
ス抵抗の低減が図れる。
本実施例では、イオン注入領域１７のアニールをＷ膜１
８の被着後に行ったが、Ｗ膜被着の前にアニールを行っ
ても支障はない。
８の被着後に行ったが、Ｗ膜被着の前にアニールを行っ
ても支障はない。
また、イオン注入領域↓７に選択Ｗ−ＣＶＤを適用する
際（第１図（ｆ））、イオン照射を受けた第１のＳ ｉ
Ｏ，膜１３及び側壁絶縁膜１６の−（６） 部を希ＨＩ”溶液により除去すると、選択性の確保が容
易になる。
際（第１図（ｆ））、イオン照射を受けた第１のＳ ｉ
Ｏ，膜１３及び側壁絶縁膜１６の−（６） 部を希ＨＩ”溶液により除去すると、選択性の確保が容
易になる。
第２実施例
本発明をＧａＡｓ系へテロ接合バイポーラトランジスタ
に適用した一実施例を第３図に示した工程概略図を用い
て説明する。半絶縁性Ｇ ａ Ａｓ基板３０上にＭ Ｂ
Ｅ法により、ｎ＋型ＧａＡｓサブコレクタ層３１、ｎ
−型ＧａＡｓコレクタ３２゜ｐ＋ＧａＡｓベース３３．
Ｎ型Ａ Ｑ Ｇ ａ Ａ ｓエミッタ３４、ｎ＋型Ｇａ
Ａｓサブエミッタ層３５を順次積層した。しかる後に、
スパッタ法によりＷＳｉ膜（４０００人厚）３６、ＣＶ
Ｄ法による第１のＳ ｉ Ｏ２膜（５０００Ａ厚）３７
を堆積した（第３図（ａ））。
に適用した一実施例を第３図に示した工程概略図を用い
て説明する。半絶縁性Ｇ ａ Ａｓ基板３０上にＭ Ｂ
Ｅ法により、ｎ＋型ＧａＡｓサブコレクタ層３１、ｎ
−型ＧａＡｓコレクタ３２゜ｐ＋ＧａＡｓベース３３．
Ｎ型Ａ Ｑ Ｇ ａ Ａ ｓエミッタ３４、ｎ＋型Ｇａ
Ａｓサブエミッタ層３５を順次積層した。しかる後に、
スパッタ法によりＷＳｉ膜（４０００人厚）３６、ＣＶ
Ｄ法による第１のＳ ｉ Ｏ２膜（５０００Ａ厚）３７
を堆積した（第３図（ａ））。
次に、通常のりソグラフイとエツチング技術により、エ
ミッタ領域以外の各層を除去し、ベース而３３を露出さ
せた（第３図（ｂ））。
ミッタ領域以外の各層を除去し、ベース而３３を露出さ
せた（第３図（ｂ））。
続いて、ＣＶＤ法により、第２のＳｊ、Ｏ，膜（５００
０人厚）３８を上記試料上の全面に堆積した（第３図（
Ｃ））。
０人厚）３８を上記試料上の全面に堆積した（第３図（
Ｃ））。
（７）
引き続き、異方性エツチングを用いて前記第２のＳｉ○
２膜３８全３８し、エミッタ領域に対して側壁絶縁膜３
９を形成した。
２膜３８全３８し、エミッタ領域に対して側壁絶縁膜３
９を形成した。
然る後、リングラフィにより、エミッタ領域とその周辺
の一部を含む領域を残して、上記試料にレジスｌ−３１
０を形成し、該レジスト３］−〇をマスクにして、Ｇｅ
及びＡｓをイオン注入し、エミッタ領域近傍にイオン注
入領域３］］−を形威した。
の一部を含む領域を残して、上記試料にレジスｌ−３１
０を形成し、該レジスト３］−〇をマスクにして、Ｇｅ
及びＡｓをイオン注入し、エミッタ領域近傍にイオン注
入領域３］］−を形威した。
このときのイオン注入の条件は、加速エネルギー８０Ｋ
ｅＶ、イオン注入量、Ｇｅ、Ａｓ何れも１×１０１６、
、−２で行った（第３図（ｅ））。
ｅＶ、イオン注入量、Ｇｅ、Ａｓ何れも１×１０１６、
、−２で行った（第３図（ｅ））。
次に、前記レジスト３１０を除去し、選択Ｗ−ＣＶＤｉ
を用いて、上述したイオン注入領域３１１に対して、選
択的にＷ膜３１２の被着を行った（第３図（ｆ））。そ
の後、ランプアニール（１０００℃、５秒）により、イ
オン注入領域３１１をアニールした。
を用いて、上述したイオン注入領域３１１に対して、選
択的にＷ膜３１２の被着を行った（第３図（ｆ））。そ
の後、ランプアニール（１０００℃、５秒）により、イ
オン注入領域３１１をアニールした。
しかる後、リソグラフィ技術と、エツチングにより、エ
ミッタ領域とベース領域を残して、サブコレクタ層３１
を露出させた（第３図（ｇ））。
ミッタ領域とベース領域を残して、サブコレクタ層３１
を露出させた（第３図（ｇ））。
（８）
次に、上記サブコレクタ層３１上に、リフトオフ法を用
いて、ＡｕＧｅ系コレクタ電極３１３を形威し、引続き
該ＡｕＧｅ系電極のアロイを行った（第３図（ｈ））。
いて、ＡｕＧｅ系コレクタ電極３１３を形威し、引続き
該ＡｕＧｅ系電極のアロイを行った（第３図（ｈ））。
以上の工程により製造したＧａＡｓへテロ接合バイポー
ラトランジスタは、エミッタ領域から側壁絶縁膜３９の
厚み分だけ隔てて、自己整合的にベース電極（Ｗ膜３１
２）を形成できる。これにより、ベース抵抗の低減が図
れる。
ラトランジスタは、エミッタ領域から側壁絶縁膜３９の
厚み分だけ隔てて、自己整合的にベース電極（Ｗ膜３１
２）を形成できる。これにより、ベース抵抗の低減が図
れる。
本実施例では、イオン注入領域３１１のアニルをＷ膜３
１２を被着した後に行っているが、アニールをした後に
Ｗ膜３１２の被着を行うことも可能である。
１２を被着した後に行っているが、アニールをした後に
Ｗ膜３１２の被着を行うことも可能である。
また、イオン注入領域に選択的にＷ被着を行う場合、選
択Ｗ−ＣＶＤの前に、イオン照射を受けた第１のＳｉ○
２膜３７及び側壁絶縁膜３９の一部を希ＨＦ溶液により
除去すると、選択性の向上が図れる。
択Ｗ−ＣＶＤの前に、イオン照射を受けた第１のＳｉ○
２膜３７及び側壁絶縁膜３９の一部を希ＨＦ溶液により
除去すると、選択性の向上が図れる。
本発明によれば、ＧａＡｓデバイスに対しても、（９）
選択Ｗ−ＣＶＤ法が容易に適用できるので、Ｓｉデバイ
スと同様に自己整合的な電極形成等により、素子の高性
能化及び高集積化が図れる。
スと同様に自己整合的な電極形成等により、素子の高性
能化及び高集積化が図れる。
第１７図は、本発明の第１実施例を説明するための概略
工程断面図、第２図は、本発明の詳細な説明するグラフ
、第３図は本発明の第２実施例を説明するための概略工
程断面図である。 １１・・・能動層、１４・・・ゲート電極、１６・・・
側壁絶縁膜、１７・・・イオン注入領域、１８・・・Ｗ
膜、３３・・・ベース層、３４・・・エミツタ層、３９
・・・側壁絶縁（１０） 以） 禎 図 算 図 ４オン注入（ｉρガｓｆｉ渭２） ８３ ＜ｅ） （２） ０Ｌ）
工程断面図、第２図は、本発明の詳細な説明するグラフ
、第３図は本発明の第２実施例を説明するための概略工
程断面図である。 １１・・・能動層、１４・・・ゲート電極、１６・・・
側壁絶縁膜、１７・・・イオン注入領域、１８・・・Ｗ
膜、３３・・・ベース層、３４・・・エミツタ層、３９
・・・側壁絶縁（１０） 以） 禎 図 算 図 ４オン注入（ｉρガｓｆｉ渭２） ８３ ＜ｅ） （２） ０Ｌ）
Claims (1)
- 【特許請求の範囲】 １、ＧａおよびＡｓを主成分とする半導体層上に選択的
に開口部を有する絶縁膜が形成されており、前記開口部
から露出した上記半導体層に１０＾１＾５ｃｍ＾−＾２
以上のIV族元素が含まれており、前記開口部が金属で埋
め込まれた構造を有することを特徴とする半導体装置。 ２、上記開口部を埋め込んだ金属が、Ｗであることを特
徴とする請求項１記載の半導体装置。 ３、ＧａおよびＡｓを主成分とする半導体層の所望領域
にIV族元素をイオン注入する工程と、金属の化学気相堆
積法（ＣＶＤ）により、上記半導体層表面の前記イオン
注入を受けた領域に、選択的に金属を堆積する工程とを
含むことを特徴とする半導体装置の製造方法。 ４、上記IV族元素のイオン注入量が、１０＾１＾５ｃｍ
＾−＾２以上であることを特徴とする請求項３記載の半
導体装置の製造方法。 ５、上述したIV族元素のイオン注入と併せて、III族あ
るいはＶ族のイオン注入を行なうことを特徴とする請求
項３記載の半導体装置の製造方法。 ６、上記IV族元素がＣ、Ｓｉ、Ｇｅ、Ｓｎのいずれかで
あることを特徴とする請求項３記載の半導体装置の製造
方法。 ７、上記III族元素としてＧａを、Ｖ族元素としてＡｓ
を併せて、IV族元素とイオン注入することを特徴とする
請求項５記載の半導体装置の製造方法。 ８、上述の、金属の化学気相堆積法が、ＷＦ＿６などの
タングステンのハロゲン化物と、Ｈ＿２、ＳｉＦ＿４な
どの還元性ガスを用いてなされることを特徴とする請求
項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3376190A JPH03239322A (ja) | 1990-02-16 | 1990-02-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3376190A JPH03239322A (ja) | 1990-02-16 | 1990-02-16 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03239322A true JPH03239322A (ja) | 1991-10-24 |
Family
ID=12395417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3376190A Pending JPH03239322A (ja) | 1990-02-16 | 1990-02-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03239322A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410436A (ja) * | 1990-04-26 | 1992-01-14 | Mitsubishi Electric Corp | 電界効果型トランジスタの製造方法 |
-
1990
- 1990-02-16 JP JP3376190A patent/JPH03239322A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410436A (ja) * | 1990-04-26 | 1992-01-14 | Mitsubishi Electric Corp | 電界効果型トランジスタの製造方法 |
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