JP2000091348A - 電界効果型半導体装置及びその製造方法 - Google Patents
電界効果型半導体装置及びその製造方法Info
- Publication number
- JP2000091348A JP2000091348A JP10254777A JP25477798A JP2000091348A JP 2000091348 A JP2000091348 A JP 2000091348A JP 10254777 A JP10254777 A JP 10254777A JP 25477798 A JP25477798 A JP 25477798A JP 2000091348 A JP2000091348 A JP 2000091348A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- insulating film
- source
- forming
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 230000005669 field effect Effects 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 36
- 239000002184 metal Substances 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000010408 film Substances 0.000 claims description 85
- 238000000034 method Methods 0.000 claims description 25
- 239000010409 thin film Substances 0.000 claims description 24
- 229920002120 photoresistant polymer Polymers 0.000 claims description 20
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 19
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 16
- 239000010936 titanium Substances 0.000 claims description 13
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 11
- 229910052763 palladium Inorganic materials 0.000 claims description 11
- 229910052697 platinum Inorganic materials 0.000 claims description 11
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 2
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 239000011733 molybdenum Substances 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 claims 1
- 230000002093 peripheral effect Effects 0.000 claims 1
- -1 tungsten nitride Chemical class 0.000 claims 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 19
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 238000010438 heat treatment Methods 0.000 description 9
- 239000010931 gold Substances 0.000 description 8
- 230000001681 protective effect Effects 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 7
- 238000000059 patterning Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000005275 alloying Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 102100031102 C-C motif chemokine 4 Human genes 0.000 description 1
- 101000777471 Homo sapiens C-C motif chemokine 4 Proteins 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 1
- 239000004926 polymethyl methacrylate Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66871—Processes wherein the final gate is made after the formation of the source and drain regions in the active layer, e.g. dummy-gate processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 この発明は、ゲート電極端を規定した絶縁膜
とゲート金属との密着性を高め、歩留まりを向上させた
電界効果型半導体装置を提供することを目的とする。 【解決手段】 この発明の電界効果型半導体装置は、Ｇ
ａＡＳ基板１の所定の位置に配置されたソース、ドレイ
ン電極６と、ソース、ドレイン電極６間のＧａＡＳ中に
設けられたチャネル領域と、ソース、ドレイン電極６間
にあって、チャネル領域の一部とショットキ接触するゲ
ート電極１１と、ゲート電極１１の両側面で前記ＧａＡ
Ｓ基板表面とゲート電極１１を電気的に絶縁する絶縁膜
７と、を備え、ゲート電極７がチャネル領域を構成する
ＧａＡｓ表面と絶縁膜７の一部を覆った電界効果型半導
体装置であって、ゲート電極１１を構成する最下層の金
属層８を絶縁膜７との密着性に優れた第２の金属層９で
覆った。
とゲート金属との密着性を高め、歩留まりを向上させた
電界効果型半導体装置を提供することを目的とする。 【解決手段】 この発明の電界効果型半導体装置は、Ｇ
ａＡＳ基板１の所定の位置に配置されたソース、ドレイ
ン電極６と、ソース、ドレイン電極６間のＧａＡＳ中に
設けられたチャネル領域と、ソース、ドレイン電極６間
にあって、チャネル領域の一部とショットキ接触するゲ
ート電極１１と、ゲート電極１１の両側面で前記ＧａＡ
Ｓ基板表面とゲート電極１１を電気的に絶縁する絶縁膜
７と、を備え、ゲート電極７がチャネル領域を構成する
ＧａＡｓ表面と絶縁膜７の一部を覆った電界効果型半導
体装置であって、ゲート電極１１を構成する最下層の金
属層８を絶縁膜７との密着性に優れた第２の金属層９で
覆った。
Description
【０００１】
【発明の属する技術分野】この発明は、電界効果型半導
体装置、特に、ＧａＡｓ基板を用いた電界効果型トラン
ジスタのゲート電極の構造及びその製造方法に関する。
体装置、特に、ＧａＡｓ基板を用いた電界効果型トラン
ジスタのゲート電極の構造及びその製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓ基板などを用いたＭＥＳ型電界
効果型トランジスタ（以下、ＭＥＳＦＥＴという。）
は、一般にゲート長の精度を高め、且つ表面空乏層の影
響を極力抑えてソース抵抗などの低抵抗化を図るため、
各種のセルフアラインプロセスが開発されている。図５
に従い、ＧａＡｓエピタキシャル半導体基板を用いた場
合のダミーゲート反転パターンを利用したセルフアライ
ンプロセスにつき説明する。
効果型トランジスタ（以下、ＭＥＳＦＥＴという。）
は、一般にゲート長の精度を高め、且つ表面空乏層の影
響を極力抑えてソース抵抗などの低抵抗化を図るため、
各種のセルフアラインプロセスが開発されている。図５
に従い、ＧａＡｓエピタキシャル半導体基板を用いた場
合のダミーゲート反転パターンを利用したセルフアライ
ンプロセスにつき説明する。
【０００３】まず、チャネル層を有するＧａＡｓエピタ
キシャル半導体基板１０１上にＥＣＲプラズマＣＶＤ法
により膜厚５０ｎｍのＳｉＮ保護膜１０２を設け、この
ＳｉＮ保護膜１０２上にフォトレジストによりダミーゲ
ート１０３を形成し、ｎ+ 層１０４のセルフアライン注
入を行う（図５（ａ）参照）。
キシャル半導体基板１０１上にＥＣＲプラズマＣＶＤ法
により膜厚５０ｎｍのＳｉＮ保護膜１０２を設け、この
ＳｉＮ保護膜１０２上にフォトレジストによりダミーゲ
ート１０３を形成し、ｎ+ 層１０４のセルフアライン注
入を行う（図５（ａ）参照）。
【０００４】その後、酸素プラズマによりダミーゲート
１０３の幅を細くし、ダミーゲート長の短縮化を行う
（図５（ｂ）参照）。この工程は、以下に続く工程から
分かるように、ゲート電極端とｎ+ 層１０４との距離を
規定するものである。一般にＧａＡｓＭＥＳＦＥＴで
は、この距離として約２００〜５００ｎｍがよく用いら
れている。
１０３の幅を細くし、ダミーゲート長の短縮化を行う
（図５（ｂ）参照）。この工程は、以下に続く工程から
分かるように、ゲート電極端とｎ+ 層１０４との距離を
規定するものである。一般にＧａＡｓＭＥＳＦＥＴで
は、この距離として約２００〜５００ｎｍがよく用いら
れている。
【０００５】次に、ＥＣＲプラズマＣＶＤ法により、絶
縁膜となるＳｉＯ2 膜１０５を堆積し、ダミーゲート１
０３の側壁に付着しているＳｉＯ2 膜のみを選択的にエ
ッチングする（図５（ｃ）参照）。
縁膜となるＳｉＯ2 膜１０５を堆積し、ダミーゲート１
０３の側壁に付着しているＳｉＯ2 膜のみを選択的にエ
ッチングする（図５（ｃ）参照）。
【０００６】そして、リフトオフ法により、ゲートパタ
ーンを反転し、ハロゲンランプによる短時間アニールを
行う（図５（ｄ）参照）。
ーンを反転し、ハロゲンランプによる短時間アニールを
行う（図５（ｄ）参照）。
【０００７】次に、フォトレジストパターニング技術を
用いてＡｕＧｅ（金・ゲルマニウム）／Ｎｉ（ニッケ
ル）／Ａｕ（金）の多層金属膜からなるソース・ドレイ
ン電極１０６を形成し、Ｐｔ（白金）／Ｔｉ（チタン）
／Ｐｄ（パラジウム）／Ａｕ（金）の多層金属膜からな
るゲート電極１０７を形成する（図５（ｅ）参照）。
用いてＡｕＧｅ（金・ゲルマニウム）／Ｎｉ（ニッケ
ル）／Ａｕ（金）の多層金属膜からなるソース・ドレイ
ン電極１０６を形成し、Ｐｔ（白金）／Ｔｉ（チタン）
／Ｐｄ（パラジウム）／Ａｕ（金）の多層金属膜からな
るゲート電極１０７を形成する（図５（ｅ）参照）。
【０００８】次に、耐湿等のために保護膜１０８を形成
し、コンタクトホールを形成した後、パターニング技術
を用いて外部バイアスとのコンタクトを行う電極１０９
を形成する（図５（ｆ）参照）。
し、コンタクトホールを形成した後、パターニング技術
を用いて外部バイアスとのコンタクトを行う電極１０９
を形成する（図５（ｆ）参照）。
【０００９】上記したＧａＡＳＭＥＳＦＥＴにおいて
は、ＰｔをＧａＡｓにショットキ接触させた場合のショ
ットキ障壁電位は、Ａｌ（アルミニウム）やＴｉ（チタ
ン）の場合に比べて高くなるので、ＭＥＳＦＥＴのゲー
ト電極１０７にかける順方向電圧の許容範囲が広がるた
め、ＭＥＳＦＥＴに大きな入力信号を入れることがで
き、電力増幅用途に用いた場合、大きな出力電力を得る
ことができる。また、Ｐｔ等を熱処理により埋め込むこ
とにより、ゲートの両横のチャネル層の厚みが、埋め込
まれたゲート直下のチャネル厚みより厚くできるため、
この部分で発生する寄生抵抗を抑制でき、ＦＥＴの相互
コンダクタンスｇｍの向上をもたらす。更に、熱処理を
加えることにより、ＧａＡｓとの機械的な接着性が向上
するメリットもある。
は、ＰｔをＧａＡｓにショットキ接触させた場合のショ
ットキ障壁電位は、Ａｌ（アルミニウム）やＴｉ（チタ
ン）の場合に比べて高くなるので、ＭＥＳＦＥＴのゲー
ト電極１０７にかける順方向電圧の許容範囲が広がるた
め、ＭＥＳＦＥＴに大きな入力信号を入れることがで
き、電力増幅用途に用いた場合、大きな出力電力を得る
ことができる。また、Ｐｔ等を熱処理により埋め込むこ
とにより、ゲートの両横のチャネル層の厚みが、埋め込
まれたゲート直下のチャネル厚みより厚くできるため、
この部分で発生する寄生抵抗を抑制でき、ＦＥＴの相互
コンダクタンスｇｍの向上をもたらす。更に、熱処理を
加えることにより、ＧａＡｓとの機械的な接着性が向上
するメリットもある。
【００１０】
【発明が解決しようとする課題】図６に示すように、上
記したＭＥＳＦＥＴにおいては、半導体と接する部分以
外にもゲート金属１０７が延在されているため、ゲート
金属抵抗を低減できるメリットがあるが、ゲート電極材
料にＰｔ、Ｐｄを用いた場合、Ｐｔ、ＰｄとＳｉＯ2 膜
からなる絶縁膜１０５との接着性が悪く、ゲート電極１
０７を形成した直後から、絶縁膜１０５上のゲート金属
が、剥がれたり、ちぎれてしまい、これらは熱処理を行
っても改善されないという問題があった。この結果ゲー
ト抵抗の増大による特性の劣化が生じ、歩留まりが低下
するという問題があった。
記したＭＥＳＦＥＴにおいては、半導体と接する部分以
外にもゲート金属１０７が延在されているため、ゲート
金属抵抗を低減できるメリットがあるが、ゲート電極材
料にＰｔ、Ｐｄを用いた場合、Ｐｔ、ＰｄとＳｉＯ2 膜
からなる絶縁膜１０５との接着性が悪く、ゲート電極１
０７を形成した直後から、絶縁膜１０５上のゲート金属
が、剥がれたり、ちぎれてしまい、これらは熱処理を行
っても改善されないという問題があった。この結果ゲー
ト抵抗の増大による特性の劣化が生じ、歩留まりが低下
するという問題があった。
【００１１】この発明は、上述した従来の問題点を解決
するためになされたものにして、ゲート電極端を規定し
た絶縁膜とゲート金属との密着性を高め、歩留まりを向
上させた電界効果型半導体装置を提供することを目的と
する。
するためになされたものにして、ゲート電極端を規定し
た絶縁膜とゲート金属との密着性を高め、歩留まりを向
上させた電界効果型半導体装置を提供することを目的と
する。
【００１２】
【課題を解決するための手段】この発明の電界効果型半
導体装置は、半導体基板の所定の位置に配置されたソー
ス、ドレイン電極と、ソース、ドレイン電極間の半導体
中に設けられたチャネル領域と、ソース、ドレイン電極
間にあって、チャネル領域の一部とショットキ接触する
ゲート電極と、前記ゲート電極の両側面で前記半導体基
板表面とゲート電極を電気的に絶縁する絶縁膜と、を備
え、前記ゲート電極が前記チャネル領域を構成する半導
体表面と前記絶縁膜の一部を覆った電界効果型半導体装
置であって、前記ゲート電極を構成する最下層の金属層
を前記絶縁膜との密着性に優れた第２の金属層で覆った
ことを特徴とする。
導体装置は、半導体基板の所定の位置に配置されたソー
ス、ドレイン電極と、ソース、ドレイン電極間の半導体
中に設けられたチャネル領域と、ソース、ドレイン電極
間にあって、チャネル領域の一部とショットキ接触する
ゲート電極と、前記ゲート電極の両側面で前記半導体基
板表面とゲート電極を電気的に絶縁する絶縁膜と、を備
え、前記ゲート電極が前記チャネル領域を構成する半導
体表面と前記絶縁膜の一部を覆った電界効果型半導体装
置であって、前記ゲート電極を構成する最下層の金属層
を前記絶縁膜との密着性に優れた第２の金属層で覆った
ことを特徴とする。
【００１３】前記最下層の金属層は、白金又はパラジウ
ム或いはニッケルで構成し、前記第２の金属層はチタン
又はアルミニウムで構成するとよい。
ム或いはニッケルで構成し、前記第２の金属層はチタン
又はアルミニウムで構成するとよい。
【００１４】上記した電界効果型半導体装置では、ゲー
ト電極端を絶縁膜上のゲート電極の金属膜の剥がれが防
止でき、ゲート抵抗の増大を防止でき、歩留まりの良い
素子が形成できる。
ト電極端を絶縁膜上のゲート電極の金属膜の剥がれが防
止でき、ゲート抵抗の増大を防止でき、歩留まりの良い
素子が形成できる。
【００１５】半導体基板の所定の位置に配置されたソー
ス、ドレイン電極と、ソース、ドレイン電極間の半導体
中に設けられたチャネル領域と、ソース、ドレイン電極
間にあって、チャネル領域の一部とショットキ接触する
ゲート電極と、前記ゲート電極の両側面で前記半導体基
板表面とゲート電極を電気的に絶縁する絶縁膜と、を備
え、前記ゲート電極が前記チャネル領域を構成する半導
体表面と前記絶縁膜の一部を覆った電界効果型半導体装
置であって、前記絶縁膜とゲート電極との間にゲート電
極と密着性に優れた薄膜を配置することを特徴とする。
ス、ドレイン電極と、ソース、ドレイン電極間の半導体
中に設けられたチャネル領域と、ソース、ドレイン電極
間にあって、チャネル領域の一部とショットキ接触する
ゲート電極と、前記ゲート電極の両側面で前記半導体基
板表面とゲート電極を電気的に絶縁する絶縁膜と、を備
え、前記ゲート電極が前記チャネル領域を構成する半導
体表面と前記絶縁膜の一部を覆った電界効果型半導体装
置であって、前記絶縁膜とゲート電極との間にゲート電
極と密着性に優れた薄膜を配置することを特徴とする。
【００１６】また、前記薄膜は、タングステン（Ｗ）、
チタン（Ｔｉ）、モリブデン（Ｍｏ）、窒化タングステ
ン（ＷＮ）から選ばれる金属膜若しくはこれらの合金で
構成することができる。
チタン（Ｔｉ）、モリブデン（Ｍｏ）、窒化タングステ
ン（ＷＮ）から選ばれる金属膜若しくはこれらの合金で
構成することができる。
【００１７】上記構成によれば、Ｐｔ、Ｐｄ等で構成さ
れるゲート電極と絶縁膜の間に密着性の優れた薄膜が挿
入されているので、ゲート電極の剥がれ等を防ぐことが
できる。
れるゲート電極と絶縁膜の間に密着性の優れた薄膜が挿
入されているので、ゲート電極の剥がれ等を防ぐことが
できる。
【００１８】また、前記薄膜は、シリコン（Ｓｉ）又は
シリコンを多量に含んだ絶縁膜で構成することができ
る。
シリコンを多量に含んだ絶縁膜で構成することができ
る。
【００１９】Ｓｉ又はＳｉを多量に含む絶縁膜を挿入し
た場合には、熱処理を加えることにより、ゲート電極の
最下層のＰｔ、Ｐｄ等とＳｉとが化学反応してシリサイ
ドを形成するため、より接着性が向上する。
た場合には、熱処理を加えることにより、ゲート電極の
最下層のＰｔ、Ｐｄ等とＳｉとが化学反応してシリサイ
ドを形成するため、より接着性が向上する。
【００２０】また、この発明の電界効果型半導体装置の
製造方法は、動作層が形成されている半導体基板上に第
１の絶縁膜を形成する工程と、この第１の絶縁膜上にフ
ォトレジストパターンを形成する工程と、前記フォトレ
ジストパターンをマスクに高濃度活性層を形成する工程
と、前記フォトレジストパターンをマスクにして前記第
１の絶縁膜上に第２の絶縁膜を形成し、この第２の絶縁
膜上にゲート電極と密着性に優れた薄膜層を形成する工
程と、リフトオフ法により前記フォトレジスト及びその
上に付着した第２の絶縁膜及び前記薄膜層を取り除く工
程と、前記高濃度活性層の少なくとも一部を含む領域に
ソース及びドレイン電極を形成する工程と、前記薄膜層
をマスクに第１の絶縁膜をエッチングにより取り除いて
半導体基板表面を露出させ、露出部を含み、周辺の薄膜
層の一部まで覆うゲート電極を形成する工程と、前記ゲ
ート電極をマスクに前記薄膜層を取り除く工程と、を含
むことを特徴とする。
製造方法は、動作層が形成されている半導体基板上に第
１の絶縁膜を形成する工程と、この第１の絶縁膜上にフ
ォトレジストパターンを形成する工程と、前記フォトレ
ジストパターンをマスクに高濃度活性層を形成する工程
と、前記フォトレジストパターンをマスクにして前記第
１の絶縁膜上に第２の絶縁膜を形成し、この第２の絶縁
膜上にゲート電極と密着性に優れた薄膜層を形成する工
程と、リフトオフ法により前記フォトレジスト及びその
上に付着した第２の絶縁膜及び前記薄膜層を取り除く工
程と、前記高濃度活性層の少なくとも一部を含む領域に
ソース及びドレイン電極を形成する工程と、前記薄膜層
をマスクに第１の絶縁膜をエッチングにより取り除いて
半導体基板表面を露出させ、露出部を含み、周辺の薄膜
層の一部まで覆うゲート電極を形成する工程と、前記ゲ
ート電極をマスクに前記薄膜層を取り除く工程と、を含
むことを特徴とする。
【００２１】
【発明の実施の形態】以下、この発明の実施の形態につ
き図面を参照して説明する。図１及び図２は、この発明
の第１の実施の形態にかかる電界効果型半導体装置をそ
の製造工程別に示す断面図である。この第１の実施の形
態は、化合物半導体の代表例としてＧａＡｓエピタキシ
ャル基板を用い、ダミーゲート反転パターンを利用した
セルフアラインプロセスの工程により製造される電界効
果型トランジスタに適用したものである。
き図面を参照して説明する。図１及び図２は、この発明
の第１の実施の形態にかかる電界効果型半導体装置をそ
の製造工程別に示す断面図である。この第１の実施の形
態は、化合物半導体の代表例としてＧａＡｓエピタキシ
ャル基板を用い、ダミーゲート反転パターンを利用した
セルフアラインプロセスの工程により製造される電界効
果型トランジスタに適用したものである。
【００２２】まず、チャネル層を有するＧａＡｓエピタ
キシャル半導体基板１上に、ＥＣＲプラズマＣＶＤ法に
より膜厚５０ｎｍ程度のＳｉＮ保護膜２を形成する。
尚、チャネル領域は、イオン注入法を用いて、選択的に
形成してもよい。このＳｉＮ保護膜２上にＰＭＭＡ等の
フォトレジストを塗布し、露光、現像してフォトレジス
トからなるダミーゲート３を形成する。そして、Ｓｉ
（シリコン）等のｎ型不純物をイオン注入し、ｎ+ 層か
らなる高濃度活性層４を形成する（図１（ａ）参照）。
キシャル半導体基板１上に、ＥＣＲプラズマＣＶＤ法に
より膜厚５０ｎｍ程度のＳｉＮ保護膜２を形成する。
尚、チャネル領域は、イオン注入法を用いて、選択的に
形成してもよい。このＳｉＮ保護膜２上にＰＭＭＡ等の
フォトレジストを塗布し、露光、現像してフォトレジス
トからなるダミーゲート３を形成する。そして、Ｓｉ
（シリコン）等のｎ型不純物をイオン注入し、ｎ+ 層か
らなる高濃度活性層４を形成する（図１（ａ）参照）。
【００２３】その後、酸素プラズマによりダミーゲート
３の幅を細くして、ダミーゲート長の短縮化を行う（図
１（ｂ）参照）。
３の幅を細くして、ダミーゲート長の短縮化を行う（図
１（ｂ）参照）。
【００２４】次に、ＥＣＲプラズマＣＶＤ法により基板
上１にＳｉＯ2 膜からなる絶縁膜５を堆積し、ダミーゲ
ート３側壁に付着しているＳｉＯ2 膜のみを緩衝ＨＦ
（ＨＦ：ＮＨ4 Ｆ＝１：１００）により選択的にエッチ
ングする（図１（ｃ）参照）。
上１にＳｉＯ2 膜からなる絶縁膜５を堆積し、ダミーゲ
ート３側壁に付着しているＳｉＯ2 膜のみを緩衝ＨＦ
（ＨＦ：ＮＨ4 Ｆ＝１：１００）により選択的にエッチ
ングする（図１（ｃ）参照）。
【００２５】そして、リフトオフ法により、ゲートパタ
ーンを反転し、イオン注入領域の電気的活性化を図るた
め、ハロゲンランプによる短時間アニールを行う。この
アニールは例えば８５０℃で５秒間行われる（図１
（ｄ）参照）。上記の工程を経て、ゲート電極形成部
が、高濃度活性層４に対して自己整合的に形成され、Ｆ
ＥＴの寄生抵抗の低減化が図れる。
ーンを反転し、イオン注入領域の電気的活性化を図るた
め、ハロゲンランプによる短時間アニールを行う。この
アニールは例えば８５０℃で５秒間行われる（図１
（ｄ）参照）。上記の工程を経て、ゲート電極形成部
が、高濃度活性層４に対して自己整合的に形成され、Ｆ
ＥＴの寄生抵抗の低減化が図れる。
【００２６】続いて、ｎ+ 層からなる高濃度活性層４上
のＳｉＮ膜２及び絶縁膜５を除去した後、パターニング
技術を用いてＡｕＧｅ／Ｎｉ／Ａｕの多層金属膜からな
るソース・ドレイン電極６を形成し、高濃度活性層４と
オーミック接触させる。これら多層金属膜を形成後、４
００℃、５分間の熱処理を加えた合金化処理が行われる
（図２（ａ）参照）。
のＳｉＮ膜２及び絶縁膜５を除去した後、パターニング
技術を用いてＡｕＧｅ／Ｎｉ／Ａｕの多層金属膜からな
るソース・ドレイン電極６を形成し、高濃度活性層４と
オーミック接触させる。これら多層金属膜を形成後、４
００℃、５分間の熱処理を加えた合金化処理が行われる
（図２（ａ）参照）。
【００２７】その後、フォトレジストを塗布し、露光、
現像して、オーバーハング形状のフォトレジストパター
ンを形成すると共に、ゲート電極部分のＳｉＮ膜２を除
去する。そして、ゲート電極として、ＧａＡｓ半導体と
ショットキ接合する最下層の金属としてＰｔ又はＰｄ或
いＮｉを垂直性に優れた蒸着堆積方法にて形成する。こ
の実施の形態では、ゲート電極の最下層としてＰｔ金属
膜８を垂直性に優れた蒸着堆積方法にて形成する。その
後、その金属膜を覆う形で斜め方向からの蒸着堆積法に
てゲート電極端を規定した絶縁膜５と密着性に優れたＴ
ｉ又はＡｌ金属膜、この実施の形態ではＴｉ金属膜９を
形成し、続いて、Ｐｄ／Ａｕ膜１０を順次形成する（図
２（ｂ）参照）。尚、上記したオーバーハング形状のレ
ジストパターンは、レジストと現像液との条件を選択し
て形成したり、或いは２層レジスト構造などの方法を用
いて形成すればよい。
現像して、オーバーハング形状のフォトレジストパター
ンを形成すると共に、ゲート電極部分のＳｉＮ膜２を除
去する。そして、ゲート電極として、ＧａＡｓ半導体と
ショットキ接合する最下層の金属としてＰｔ又はＰｄ或
いＮｉを垂直性に優れた蒸着堆積方法にて形成する。こ
の実施の形態では、ゲート電極の最下層としてＰｔ金属
膜８を垂直性に優れた蒸着堆積方法にて形成する。その
後、その金属膜を覆う形で斜め方向からの蒸着堆積法に
てゲート電極端を規定した絶縁膜５と密着性に優れたＴ
ｉ又はＡｌ金属膜、この実施の形態ではＴｉ金属膜９を
形成し、続いて、Ｐｄ／Ａｕ膜１０を順次形成する（図
２（ｂ）参照）。尚、上記したオーバーハング形状のレ
ジストパターンは、レジストと現像液との条件を選択し
て形成したり、或いは２層レジスト構造などの方法を用
いて形成すればよい。
【００２８】その後、フォトレジストパターンを溶解し
て、リフトオフ法によりゲート電極１１を形成する（図
２（ｃ）参照）。この時、ゲート電極１１の最下層の金
属膜８は絶縁膜５と密着性の良いＴｉ金属膜９で覆われ
ているので、ゲート電極１１が剥がれる畏れはない。
て、リフトオフ法によりゲート電極１１を形成する（図
２（ｃ）参照）。この時、ゲート電極１１の最下層の金
属膜８は絶縁膜５と密着性の良いＴｉ金属膜９で覆われ
ているので、ゲート電極１１が剥がれる畏れはない。
【００２９】最後に保護膜１２を形成し、コンタクトホ
ール形成した後、パターニング技術を用いて外部バイア
スとのコンタクトを行う電極１３を形成する（図２
（ｄ））。
ール形成した後、パターニング技術を用いて外部バイア
スとのコンタクトを行う電極１３を形成する（図２
（ｄ））。
【００３０】このようにして形成したこの発明の電界効
果型トランジスタでは、ゲート電極端を規定したＳｉＯ
2 膜からなる絶縁膜５上のゲート電極１１の金属膜の剥
がれが防止でき、ゲート抵抗の増大を防止でき、歩留ま
りの良い素子が形成できる。
果型トランジスタでは、ゲート電極端を規定したＳｉＯ
2 膜からなる絶縁膜５上のゲート電極１１の金属膜の剥
がれが防止でき、ゲート抵抗の増大を防止でき、歩留ま
りの良い素子が形成できる。
【００３１】図３及び図４は、この発明の第２の実施の
形態にかかる電界効果型半導体装置をその製造工程別に
示す断面図である。この第２の実施の形態は、化合物半
導体の代表例として半絶縁性ＧａＡｓ基板を用い、ダミ
ーゲート反転パターンを利用したセルフアラインプロセ
スの工程により製造される電界効果型トランジスタに適
用したものである。
形態にかかる電界効果型半導体装置をその製造工程別に
示す断面図である。この第２の実施の形態は、化合物半
導体の代表例として半絶縁性ＧａＡｓ基板を用い、ダミ
ーゲート反転パターンを利用したセルフアラインプロセ
スの工程により製造される電界効果型トランジスタに適
用したものである。
【００３２】まず、半絶縁性ＧａＡｓ基板２１上に厚み
０．０２μｍのＳｉＮ膜２２をＣＶＤ法で形成する（図
３（ａ）参照）。
０．０２μｍのＳｉＮ膜２２をＣＶＤ法で形成する（図
３（ａ）参照）。
【００３３】次に、ＧａＡｓ基板２１中にフォトレジス
トをマスクにしてチャネル領域２３を形成する（図３
（ｂ）参照）。なお、図３においては、イオン注入法を
用いて、チャネル領域２３を選択的に形成する例を示し
ているが、あらかじめ半絶縁性ＧａＡｓ基板上にチャネ
ル層がエピタキシャル成長されたウェハを用いてもよ
い。
トをマスクにしてチャネル領域２３を形成する（図３
（ｂ）参照）。なお、図３においては、イオン注入法を
用いて、チャネル領域２３を選択的に形成する例を示し
ているが、あらかじめ半絶縁性ＧａＡｓ基板上にチャネ
ル層がエピタキシャル成長されたウェハを用いてもよ
い。
【００３４】続いて、厚み１μｍ、長さ２μｍにパター
ニングしたフォトレジストからなるダミーゲート２５を
マスクにして、イオン注入法を用いて高濃度活性領域２
４を形成する（図３（ｃ）参照）。
ニングしたフォトレジストからなるダミーゲート２５を
マスクにして、イオン注入法を用いて高濃度活性領域２
４を形成する（図３（ｃ）参照）。
【００３５】その後、ダミーゲート２５を酸素プラズマ
エッチングにより片側で０．５μｍ細めて、ダミーゲー
ト長を短縮化した後、厚み０．３μｍのＳｉＯ2 膜から
なる絶縁膜２６をＥＣＲプラズマＣＶＤ法で形成する。
そして、この発明では、さらに、この絶縁膜２６上にゲ
ート電極と密着性の良い薄膜２７を形成する。この薄膜
としては、Ｔｉ、Ｗ、Ｍｏ、ＷＮ、Ｓｉ単体もしくはこ
れらの合金からなる薄膜を蒸着やＥＣＲプラズマＣＶＤ
法で形成したり、或いは、シリコンを多く含むシリコン
酸化膜やシリコン窒化膜をＥＣＲプラズマＣＶＤ法で形
成する（図３（ｄ）参照）。これにより、ゲート電極形
成部が、高濃度活性層２４に対し、自己整合的に形成さ
れ、ＦＥＴの寄生抵抗の低減に効果がある。
エッチングにより片側で０．５μｍ細めて、ダミーゲー
ト長を短縮化した後、厚み０．３μｍのＳｉＯ2 膜から
なる絶縁膜２６をＥＣＲプラズマＣＶＤ法で形成する。
そして、この発明では、さらに、この絶縁膜２６上にゲ
ート電極と密着性の良い薄膜２７を形成する。この薄膜
としては、Ｔｉ、Ｗ、Ｍｏ、ＷＮ、Ｓｉ単体もしくはこ
れらの合金からなる薄膜を蒸着やＥＣＲプラズマＣＶＤ
法で形成したり、或いは、シリコンを多く含むシリコン
酸化膜やシリコン窒化膜をＥＣＲプラズマＣＶＤ法で形
成する（図３（ｄ）参照）。これにより、ゲート電極形
成部が、高濃度活性層２４に対し、自己整合的に形成さ
れ、ＦＥＴの寄生抵抗の低減に効果がある。
【００３６】続いて、リフトオフ法により、フォトレジ
スト（ダミーゲート２５）及びその上のＳｉＯ2 膜２６
及び金属薄膜２７を取り除き、イオン注入領域の電気的
活性化を図るため、８５０℃、５秒間のアニール処理を
行う（図３（ｅ）参照）。
スト（ダミーゲート２５）及びその上のＳｉＯ2 膜２６
及び金属薄膜２７を取り除き、イオン注入領域の電気的
活性化を図るため、８５０℃、５秒間のアニール処理を
行う（図３（ｅ）参照）。
【００３７】この後、ＡｕＧｅ／Ｎｉからなるソース・
ドレイン電極用オーミック金属薄膜を形成し、４００
℃、５秒間の熱処理を加えて、合金化処理を行い、ソー
ス・ドレイン電極２８を形成する（図４（ａ）参照）。
ドレイン電極用オーミック金属薄膜を形成し、４００
℃、５秒間の熱処理を加えて、合金化処理を行い、ソー
ス・ドレイン電極２８を形成する（図４（ａ）参照）。
【００３８】次に、フォトレジスト２９及び金属薄膜２
７をマスクにしてゲート電極形成部のＳｉＮ膜２２をプ
ラズマエッチング法で取り除く（図４（ｂ）参照）。
７をマスクにしてゲート電極形成部のＳｉＮ膜２２をプ
ラズマエッチング法で取り除く（図４（ｂ）参照）。
【００３９】次に、ゲート電極３０を蒸着し、リフトオ
フ法でフォトレジスト及びその上の金属を除去する（図
４（ｃ）参照）。このゲート電極３０は、最下層にチャ
ネル層とショットキ接合する厚み０．０２μｍのＰｔ又
はＰｄ或いはＮｉを形成し、その上にゲート金属抵抗の
低減を目的として、Ｔｉ（０．０１μｍ）／Ａｕ（０．
５μｍ）の積層膜を形成する。
フ法でフォトレジスト及びその上の金属を除去する（図
４（ｃ）参照）。このゲート電極３０は、最下層にチャ
ネル層とショットキ接合する厚み０．０２μｍのＰｔ又
はＰｄ或いはＮｉを形成し、その上にゲート金属抵抗の
低減を目的として、Ｔｉ（０．０１μｍ）／Ａｕ（０．
５μｍ）の積層膜を形成する。
【００４０】そして、ゲート電極３０をマスクとして、
金属薄膜２７をエッチングにより取り除く（図４（ｄ）
参照）。この後、保護膜を形成し、コンタクトホール形
成した後、パターニング技術を用いて外部バイアスとの
コンタクトを行う電極を形成し、この発明にかかる電界
効果型トランジスタが得られる。
金属薄膜２７をエッチングにより取り除く（図４（ｄ）
参照）。この後、保護膜を形成し、コンタクトホール形
成した後、パターニング技術を用いて外部バイアスとの
コンタクトを行う電極を形成し、この発明にかかる電界
効果型トランジスタが得られる。
【００４１】上記した実施の形態では、ゲート電極を形
成後に熱処理を加えていないが、Ｐｔ、Ｐｄ等で構成さ
れるゲート電極と絶縁膜の間に密着性の優れた薄膜を挿
入することにより、ゲート電極の剥がれ等を防ぐことが
できる。なお、本工程の後にＰｔ等を埋め込む目的で熱
処理を加えても、上記の効果は変わらない。
成後に熱処理を加えていないが、Ｐｔ、Ｐｄ等で構成さ
れるゲート電極と絶縁膜の間に密着性の優れた薄膜を挿
入することにより、ゲート電極の剥がれ等を防ぐことが
できる。なお、本工程の後にＰｔ等を埋め込む目的で熱
処理を加えても、上記の効果は変わらない。
【００４２】又、ゲート電極と絶縁膜との間にＳｉ又は
Ｓｉを多量に含む絶縁膜を挿入した場合には、熱処理を
加えることにより、ゲート電極の最下層のＰｔ、Ｐｄ等
とＳｉとが化学反応してシリサイドを形成するため、よ
り接着性が向上する効果がある。
Ｓｉを多量に含む絶縁膜を挿入した場合には、熱処理を
加えることにより、ゲート電極の最下層のＰｔ、Ｐｄ等
とＳｉとが化学反応してシリサイドを形成するため、よ
り接着性が向上する効果がある。
【００４３】
【発明の効果】以上より明らかなように、この発明の電
界効果型トランジスタ構造は、ゲート金属とゲート電極
端を規定した絶縁膜との密着性を高めることができるた
め、電界効果型トランジスタの歩留まりを向上させるこ
とができる。
界効果型トランジスタ構造は、ゲート金属とゲート電極
端を規定した絶縁膜との密着性を高めることができるた
め、電界効果型トランジスタの歩留まりを向上させるこ
とができる。
【図１】この発明の第１の実施の形態にかかる電界効果
型半導体装置をその製造工程別に示す断面図である。
型半導体装置をその製造工程別に示す断面図である。
【図２】この発明の第１の実施の形態にかかる電界効果
型半導体装置をその製造工程別に示す断面図である。
型半導体装置をその製造工程別に示す断面図である。
【図３】この発明の第２の実施の形態にかかる電界効果
型半導体装置をその製造工程別に示す断面図である。
型半導体装置をその製造工程別に示す断面図である。
【図４】この発明の第２の実施の形態にかかる電界効果
型半導体装置をその製造工程別に示す断面図である。
型半導体装置をその製造工程別に示す断面図である。
【図５】従来の電界効果型半導体装置をその製造工程別
に示す断面図である。
に示す断面図である。
【図６】従来の問題点を示す断面図である。
１ ＧａＡＳエピタキシャル半導体基板 ２ ＳｉＮ保護膜 ３ ダミーゲート ４ 高濃度活性層 ５ 絶縁膜 ６ ソース・ドレイン電極 ８ ゲート電極最下層膜 １１ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松下 重治 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 冨永 久昭 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 4M104 AA05 BB02 BB05 BB06 BB07 BB09 BB14 CC03 DD09 DD16 DD17 DD26 DD34 DD68 DD84 FF07 GG12 HH09 5F102 FA03 GB01 GC01 GD01 GJ05 GS02 GS04 GT01 GT05 GV06 GV07 GV08 HA05 HC01 HC07 HC11 HC12 HC19 HC21
Claims (6)
- 【請求項１】 半導体基板の所定の位置に配置されたソ
ース、ドレイン電極と、ソース、ドレイン電極間の半導
体中に設けられたチャネル領域と、ソース、ドレイン電
極間にあって、チャネル領域の一部とショットキ接触す
るゲート電極と、前記ゲート電極の両側面で前記半導体
基板表面とゲート電極を電気的に絶縁する絶縁膜と、を
備え、前記ゲート電極が前記チャネル領域を構成する半
導体表面と前記絶縁膜の一部を覆った電界効果型半導体
装置であって、前記ゲート電極を構成する最下層の金属
層を前記絶縁膜との密着性に優れた第２の金属層で覆っ
たことを特徴とする電界効果型半導体装置。 - 【請求項２】 前記最下層の金属層は、白金又はパラジ
ウム或いはニッケルからなり、前記第２の金属層はチタ
ン又はアルミニウムからなることを特徴とする請求項１
に記載の電界効果型半導体装置。 - 【請求項３】 半導体基板の所定の位置に配置されたソ
ース、ドレイン電極と、ソース、ドレイン電極間の半導
体中に設けられたチャネル領域と、ソース、ドレイン電
極間にあって、チャネル領域の一部とショットキ接触す
るゲート電極と、前記ゲート電極の両側面で前記半導体
基板表面とゲート電極を電気的に絶縁する絶縁膜と、を
備え、前記ゲート電極が前記チャネル領域を構成する半
導体表面と前記絶縁膜の一部を覆った電界効果型半導体
装置であって、前記絶縁膜とゲート電極との間にゲート
電極と密着性に優れた薄膜を配置することを特徴とする
電界効果型半導体装置。 - 【請求項４】 前記薄膜は、シリコン又はシリコンを多
量に含んだ絶縁膜からなることを特徴とする請求項３に
記載の電界効果型半導体装置。 - 【請求項５】 前記薄膜は、タングステン、チタン、モ
リブデン、窒化タングステンから選ばれる金属膜若しく
はこれらの合金からなることを特徴とする請求項３に記
載の電界効果型半導体装置。 - 【請求項６】 動作層が形成されている半導体基板上に
第１の絶縁膜を形成する工程と、この第１の絶縁膜上に
フォトレジストパターンを形成する工程と、前記フォト
レジストパターンをマスクに高濃度活性層を形成する工
程と、前記フォトレジストパターンをマスクにして前記
第１の絶縁膜上に第２の絶縁膜を形成し、この第２の絶
縁膜上にゲート電極と密着性に優れた薄膜層を形成する
工程と、リフトオフ法により前記フォトレジスト及びそ
の上に付着した第２の絶縁膜及び前記薄膜層を取り除く
工程と、前記高濃度活性層の少なくとも一部を含む領域
にソース及びドレイン電極を形成する工程と、前記薄膜
層をマスクに第１の絶縁膜をエッチングにより取り除い
て半導体基板表面を露出させ、露出部を含み、周辺の薄
膜層の一部まで覆うゲート電極を形成する工程と、前記
ゲート電極をマスクに前記薄膜層を取り除く工程と、を
含む電界効果型半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10254777A JP2000091348A (ja) | 1998-09-09 | 1998-09-09 | 電界効果型半導体装置及びその製造方法 |
| US09/391,507 US6617660B2 (en) | 1998-09-09 | 1999-09-08 | Field effect transistor semiconductor and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10254777A JP2000091348A (ja) | 1998-09-09 | 1998-09-09 | 電界効果型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000091348A true JP2000091348A (ja) | 2000-03-31 |
Family
ID=17269746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10254777A Pending JP2000091348A (ja) | 1998-09-09 | 1998-09-09 | 電界効果型半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6617660B2 (ja) |
| JP (1) | JP2000091348A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007088371A (ja) * | 2005-09-26 | 2007-04-05 | Furukawa Electric Co Ltd:The | 半導体素子および半導体素子の製造方法 |
| JP2009246227A (ja) * | 2008-03-31 | 2009-10-22 | Toshiba Corp | 半導体装置 |
| US7677696B2 (en) | 2004-03-31 | 2010-03-16 | Canon Kabushiki Kaisha | Liquid discharge head |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6872612B2 (en) * | 2001-06-27 | 2005-03-29 | Lsi Logic Corporation | Local interconnect for integrated circuit |
| US7323376B2 (en) * | 2003-01-22 | 2008-01-29 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor device including a group III nitride semiconductor |
| US8193591B2 (en) * | 2006-04-13 | 2012-06-05 | Freescale Semiconductor, Inc. | Transistor and method with dual layer passivation |
| JP2013110331A (ja) * | 2011-11-24 | 2013-06-06 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55138875A (en) | 1979-04-16 | 1980-10-30 | Nippon Telegr & Teleph Corp <Ntt> | Method of fabricating gaas schottky barrier gate field effect transistor |
| JPS57120380A (en) | 1981-01-20 | 1982-07-27 | Toshiba Corp | Manufacture of gaas fet |
| US4735913A (en) * | 1986-05-06 | 1988-04-05 | Bell Communications Research, Inc. | Self-aligned fabrication process for GaAs MESFET devices |
| JPH01132170A (ja) * | 1987-11-18 | 1989-05-24 | Toshiba Corp | 電界効果トランジスタ |
| JPH04352431A (ja) | 1991-05-30 | 1992-12-07 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH11265898A (ja) | 1998-03-18 | 1999-09-28 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
1998
- 1998-09-09 JP JP10254777A patent/JP2000091348A/ja active Pending
-
1999
- 1999-09-08 US US09/391,507 patent/US6617660B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7677696B2 (en) | 2004-03-31 | 2010-03-16 | Canon Kabushiki Kaisha | Liquid discharge head |
| JP2007088371A (ja) * | 2005-09-26 | 2007-04-05 | Furukawa Electric Co Ltd:The | 半導体素子および半導体素子の製造方法 |
| JP2009246227A (ja) * | 2008-03-31 | 2009-10-22 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030113985A1 (en) | 2003-06-19 |
| US6617660B2 (en) | 2003-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920002090B1 (ko) | 전계효과 트랜지스터의 제조방법 | |
| US4711858A (en) | Method of fabricating a self-aligned metal-semiconductor FET having an insulator spacer | |
| KR900008277B1 (ko) | 전계효과 트랜지스터의 제조방법 | |
| JPH06177154A (ja) | Ｍｏｓ ｆｅｔの製造方法と構造 | |
| JPH11354541A (ja) | 半導体装置およびその製造方法 | |
| US5182218A (en) | Production methods for compound semiconductor device having lightly doped drain structure | |
| EP0343963B1 (en) | Diamond transistor and method of manufacture thereof | |
| JP3380344B2 (ja) | 半導体装置及びその製造方法 | |
| US5550065A (en) | Method of fabricating self-aligned FET structure having a high temperature stable T-shaped Schottky gate contact | |
| JP2000091348A (ja) | 電界効果型半導体装置及びその製造方法 | |
| US4700455A (en) | Method of fabricating Schottky gate-type GaAs field effect transistor | |
| EP0311109B1 (en) | Method of manufacturing a field-effect transistor having a junction gate | |
| JPH1140578A (ja) | 半導体装置及びその製造方法 | |
| JPH0536624A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2759472B2 (ja) | 高耐圧ｍｏｓ電界効果トランジスタの製造方法 | |
| JPH10125695A (ja) | 半導体装置およびその製造方法 | |
| JP3099874B2 (ja) | 半導体装置およびその製造方法 | |
| JP3353773B2 (ja) | 半導体装置の製造方法 | |
| JPH0620080B2 (ja) | 半導体素子の製造方法 | |
| JP3106378B2 (ja) | 半導体装置の製造方法 | |
| JPS61280671A (ja) | 化合物半導体装置の製造方法 | |
| JPH0758717B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH0156537B2 (ja) | ||
| JPH0810706B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH0574814A (ja) | シヨツトキ・ゲート形電界効果トランジスタの製造方法 |