JP3106378B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3106378B2 JP3106378B2 JP04260741A JP26074192A JP3106378B2 JP 3106378 B2 JP3106378 B2 JP 3106378B2 JP 04260741 A JP04260741 A JP 04260741A JP 26074192 A JP26074192 A JP 26074192A JP 3106378 B2 JP3106378 B2 JP 3106378B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。具体的にいうと、本発明は、セルフアライメ
ント法によるＭＥＳＦＥＴやＨＥＭＴ等の電界効果型の
半導体装置の製造方法に関する。
に関する。具体的にいうと、本発明は、セルフアライメ
ント法によるＭＥＳＦＥＴやＨＥＭＴ等の電界効果型の
半導体装置の製造方法に関する。
【０００２】
【背景技術とその問題点】従来より、ＦＥＴ（電界効果
型トランジスタ）の特性を改善すると共に、ＦＥＴを含
む半導体集積回路装置の集積密度を増大させる方法とし
て、ゲート電極をマスクとしてイオン注入を行うセルフ
アライメント法（自己整合法）が知られている。
型トランジスタ）の特性を改善すると共に、ＦＥＴを含
む半導体集積回路装置の集積密度を増大させる方法とし
て、ゲート電極をマスクとしてイオン注入を行うセルフ
アライメント法（自己整合法）が知られている。
【０００３】しかしながら、このセルフアライメント法
にあっては、ゲート電極をイオン照射に耐えられる高融
点金属〔例えばモリブデン（Ｍｏ）やタングステン
（Ｗ）〕で形成しなければならず、電気抵抗率の小さい
他のゲート金属を自由に選択することができなかった。
にあっては、ゲート電極をイオン照射に耐えられる高融
点金属〔例えばモリブデン（Ｍｏ）やタングステン
（Ｗ）〕で形成しなければならず、電気抵抗率の小さい
他のゲート金属を自由に選択することができなかった。
【０００４】また、ゲート電極を高融点金属で形成して
も、この方法をＧａＡｓ−ＭＥＳＦＥＴに適用した場合
は、注入したイオンを活性化させるため８５０℃程度の
熱処理を施すと、ゲート金属とＧａＡｓ基板が化学反応
を起こし、ショットキー障壁が壊れるという問題があっ
た。ゲート電極をＴｉ／Ｗシリサイドで形成すればその
ような化学反応を生じないが、Ｔｉ／Ｗシリサイドは電
気抵抗率が高いため、高速度志向のＧａＡｓ−ＭＥＳＦ
ＥＴには使用することができない。
も、この方法をＧａＡｓ−ＭＥＳＦＥＴに適用した場合
は、注入したイオンを活性化させるため８５０℃程度の
熱処理を施すと、ゲート金属とＧａＡｓ基板が化学反応
を起こし、ショットキー障壁が壊れるという問題があっ
た。ゲート電極をＴｉ／Ｗシリサイドで形成すればその
ような化学反応を生じないが、Ｔｉ／Ｗシリサイドは電
気抵抗率が高いため、高速度志向のＧａＡｓ−ＭＥＳＦ
ＥＴには使用することができない。
【０００５】そこで、これらの問題を解決するため、ダ
ミーゲートをマスクとしてイオン注入する別なセルフア
ライメント法が提案された（特開昭５８−６０５７４号
公報）。この方法にあっては、図２に示すように、動作
層３１ａを有する半絶縁性ＧａＡｓ基板３１上に保護膜
３２及び絶縁膜３３を形成した後、絶縁膜３３上面のゲ
ート電極形成領域に金属膜マスク３４を形成する。
ミーゲートをマスクとしてイオン注入する別なセルフア
ライメント法が提案された（特開昭５８−６０５７４号
公報）。この方法にあっては、図２に示すように、動作
層３１ａを有する半絶縁性ＧａＡｓ基板３１上に保護膜
３２及び絶縁膜３３を形成した後、絶縁膜３３上面のゲ
ート電極形成領域に金属膜マスク３４を形成する。
【０００６】次に、リアクティブイオンエッチング法
（以下、ＲＩＥ法と記す。）による異方性エッチングを
施して金属膜マスク３４で覆われていない部分の絶縁膜
３３をエッチング除去し、さらに等方性エッチングを施
して絶縁膜３３の側壁をエッチングし、金属膜マスク３
４の下に金属膜マスク３４の幅よりも幅の狭いダミーゲ
ート３３ａを形成する。
（以下、ＲＩＥ法と記す。）による異方性エッチングを
施して金属膜マスク３４で覆われていない部分の絶縁膜
３３をエッチング除去し、さらに等方性エッチングを施
して絶縁膜３３の側壁をエッチングし、金属膜マスク３
４の下に金属膜マスク３４の幅よりも幅の狭いダミーゲ
ート３３ａを形成する。
【０００７】次いで、金属膜マスク３４をマスクとして
イオン注入を行い、ＧａＡｓ基板３１にソース領域３１
ｂ及びドレイン領域３１ｃを形成し、熱処理を行って注
入したイオンを活性化させる。この後、ダミーゲート３
３ａを型としてＧａＡｓ基板３１上にゲート電極を形成
し、ソース及びドレイン領域３１ａ，３１ｂ上にソース
及びドレイン電極を形成してＧａＡｓ−ＭＥＳＦＥＴを
完成する。
イオン注入を行い、ＧａＡｓ基板３１にソース領域３１
ｂ及びドレイン領域３１ｃを形成し、熱処理を行って注
入したイオンを活性化させる。この後、ダミーゲート３
３ａを型としてＧａＡｓ基板３１上にゲート電極を形成
し、ソース及びドレイン領域３１ａ，３１ｂ上にソース
及びドレイン電極を形成してＧａＡｓ−ＭＥＳＦＥＴを
完成する。
【０００８】このセルフアライメント法によれば、熱処
理を行った後にゲート電極を形成するので、熱処理の熱
によってＧａＡｓ基板３１とゲート金属が反応すること
がない。また、ゲート電極をイオン注入のマスクとして
使用しないので、ゲート金属は高融点金属に限定されな
い。したがって、ゲート金属を自由に選択することがで
きる。
理を行った後にゲート電極を形成するので、熱処理の熱
によってＧａＡｓ基板３１とゲート金属が反応すること
がない。また、ゲート電極をイオン注入のマスクとして
使用しないので、ゲート金属は高融点金属に限定されな
い。したがって、ゲート金属を自由に選択することがで
きる。
【０００９】しかしながら、このセルフアライメント法
にあっては、ＲＩＥ法による異方性エッチングによって
ダミーゲートの側面をエッチングしなければならないた
めＲＩＥ装置の制御性が問題となり、ＧａＡｓ−ＭＥＳ
ＦＥＴの特性に大きな影響を及ぼすゲート電極の幅（ゲ
ート長）やゲート電極とソース及びドレイン領域３１
ｂ，３１ｃの離間距離の精度が悪かった。
にあっては、ＲＩＥ法による異方性エッチングによって
ダミーゲートの側面をエッチングしなければならないた
めＲＩＥ装置の制御性が問題となり、ＧａＡｓ−ＭＥＳ
ＦＥＴの特性に大きな影響を及ぼすゲート電極の幅（ゲ
ート長）やゲート電極とソース及びドレイン領域３１
ｂ，３１ｃの離間距離の精度が悪かった。
【００１０】そこで、ゲート長の制御性の改善を図った
別なセルフアライメント法が提案された（特開昭６０−
１３７０７０号公報）。このセルフアライメント法にあ
っては、図３に示すように、ＧａＡｓ基板３１を保護膜
３２で覆い、フォトリソグラフィー法などによってゲー
ト電極形成領域にダミーゲート３５を形成した後、ＣＶ
Ｄ法やスパッタ法などによってダミーゲート３５とエッ
チング特性の異なる絶縁膜３６を表面全体に形成する。
別なセルフアライメント法が提案された（特開昭６０−
１３７０７０号公報）。このセルフアライメント法にあ
っては、図３に示すように、ＧａＡｓ基板３１を保護膜
３２で覆い、フォトリソグラフィー法などによってゲー
ト電極形成領域にダミーゲート３５を形成した後、ＣＶ
Ｄ法やスパッタ法などによってダミーゲート３５とエッ
チング特性の異なる絶縁膜３６を表面全体に形成する。
【００１１】次いで、ＲＩＥ法による異方性エッチング
を施してダミーゲート３５の側壁にのみ絶縁膜３６ａを
残すようにして他の部分の絶縁膜３６を除去する。次
に、ダミーゲート３５及び絶縁膜３６ａをマスクとして
イオン注入を行い、ＧａＡｓ基板３１にソース及びドレ
イン領域３１ｂ，３１ｃを形成し、熱処理して注入した
イオンを活性化させる。この後、ダミーゲート３５を型
としてＧａＡｓ基板３１上にゲート電極を形成し、ソー
ス及びドレイン領域３１ａ，３１ｂにソース及びドレイ
ン電極を形成してＧａＡｓ−ＭＥＳＦＥＴを完成する。
を施してダミーゲート３５の側壁にのみ絶縁膜３６ａを
残すようにして他の部分の絶縁膜３６を除去する。次
に、ダミーゲート３５及び絶縁膜３６ａをマスクとして
イオン注入を行い、ＧａＡｓ基板３１にソース及びドレ
イン領域３１ｂ，３１ｃを形成し、熱処理して注入した
イオンを活性化させる。この後、ダミーゲート３５を型
としてＧａＡｓ基板３１上にゲート電極を形成し、ソー
ス及びドレイン領域３１ａ，３１ｂにソース及びドレイ
ン電極を形成してＧａＡｓ−ＭＥＳＦＥＴを完成する。
【００１２】このセルフアライメント法によれば、フォ
トリソグラフィー法で使用するフォトマスクの開口幅に
よってダミーゲート３５の幅を制御することができ、そ
のダミーゲート３５と同じ幅のゲート電極を形成するの
で、ゲート長の制御性は改善される。
トリソグラフィー法で使用するフォトマスクの開口幅に
よってダミーゲート３５の幅を制御することができ、そ
のダミーゲート３５と同じ幅のゲート電極を形成するの
で、ゲート長の制御性は改善される。
【００１３】しかし、ゲート電極とソース及びドレイン
電極３１ｂ，３１ｃの離間距離の制御性は改善されなか
った。すなわち、ダミーゲート３５を覆う絶縁膜３６を
ＣＶＤ法などによって所定の膜厚だけ形成し、その絶縁
膜３６をＲＩＥ法などによりエッチングして所定の膜厚
の絶縁膜３６ａを形成することは容易でなかった。
電極３１ｂ，３１ｃの離間距離の制御性は改善されなか
った。すなわち、ダミーゲート３５を覆う絶縁膜３６を
ＣＶＤ法などによって所定の膜厚だけ形成し、その絶縁
膜３６をＲＩＥ法などによりエッチングして所定の膜厚
の絶縁膜３６ａを形成することは容易でなかった。
【００１４】本発明は、叙上の従来例の欠点に鑑みてな
されたものであり、その目的とするところは、ゲート金
属を自由に選択でき、且つゲート電極とソース及びドレ
イン領域の離間距離の制御性が良い半導体装置の製造方
法を提供することにある。
されたものであり、その目的とするところは、ゲート金
属を自由に選択でき、且つゲート電極とソース及びドレ
イン領域の離間距離の制御性が良い半導体装置の製造方
法を提供することにある。
【００１５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に設けられたダミーゲートをマ
スクとしてイオン注入を行い、当該半導体基板にソース
領域及びドレイン領域を形成する工程と、当該半導体基
板上に前記ダミーゲートの反転パターン膜を形成する工
程と、酸素雰囲気中で熱処理を施すことによって当該反
転パターン膜のダミーゲートに対応する開口部の内壁に
酸化膜を成長させる工程と、当該反転パターン膜のダミ
ーゲートに対応する開口部を通して前記半導体基板上に
ゲート金属を蒸着することによってゲート電極を形成す
る工程とを備えたことを特徴としている。
造方法は、半導体基板上に設けられたダミーゲートをマ
スクとしてイオン注入を行い、当該半導体基板にソース
領域及びドレイン領域を形成する工程と、当該半導体基
板上に前記ダミーゲートの反転パターン膜を形成する工
程と、酸素雰囲気中で熱処理を施すことによって当該反
転パターン膜のダミーゲートに対応する開口部の内壁に
酸化膜を成長させる工程と、当該反転パターン膜のダミ
ーゲートに対応する開口部を通して前記半導体基板上に
ゲート金属を蒸着することによってゲート電極を形成す
る工程とを備えたことを特徴としている。
【００１６】
【作用】本発明の半導体装置の製造方法にあっては、イ
オン注入のマスクに使用したダミーゲートの反転パター
ン膜を半導体基板上に形成し、その反転パターン膜のダ
ミーゲートに対応する開口部の内壁に酸化膜を成長させ
た後、その開口部を通して半導体基板にゲート金属を蒸
着する。酸化膜の成長後には酸素原子の吸着によって反
転パターン膜の厚みが若干増すので、反転パターン膜の
ダミーゲートに対応する開口部の内壁に成長させた酸化
膜の膜厚分だけ、ゲート電極とソース及びドレイン領域
を離間させることができる。
オン注入のマスクに使用したダミーゲートの反転パター
ン膜を半導体基板上に形成し、その反転パターン膜のダ
ミーゲートに対応する開口部の内壁に酸化膜を成長させ
た後、その開口部を通して半導体基板にゲート金属を蒸
着する。酸化膜の成長後には酸素原子の吸着によって反
転パターン膜の厚みが若干増すので、反転パターン膜の
ダミーゲートに対応する開口部の内壁に成長させた酸化
膜の膜厚分だけ、ゲート電極とソース及びドレイン領域
を離間させることができる。
【００１７】また、酸化膜の膜厚は熱酸化の要領で精密
且つ容易に制御することができるから、ＲＩＥ法による
エッチングなどによってゲート電極とソース及びドレイ
ン領域の離間距離を制御していた従来例に比べ、離間距
離の制御性を大幅に向上させることができる。
且つ容易に制御することができるから、ＲＩＥ法による
エッチングなどによってゲート電極とソース及びドレイ
ン領域の離間距離を制御していた従来例に比べ、離間距
離の制御性を大幅に向上させることができる。
【００１８】また、注入したイオンを熱処理時に活性化
させることができ、熱処理後にゲート電極を形成するの
で、熱処理の熱によって半導体基板とゲート金属の化学
反応が生じてショットキー障壁が壊れることがない。ま
た、ゲート電極をイオン注入のマスクに使用しないの
で、ゲート金属は高融点金属に限定されない。したがっ
て、耐熱性や反応性を考慮することなく所望の電気抵抗
率のゲート金属を自由に選択することができる。
させることができ、熱処理後にゲート電極を形成するの
で、熱処理の熱によって半導体基板とゲート金属の化学
反応が生じてショットキー障壁が壊れることがない。ま
た、ゲート電極をイオン注入のマスクに使用しないの
で、ゲート金属は高融点金属に限定されない。したがっ
て、耐熱性や反応性を考慮することなく所望の電気抵抗
率のゲート金属を自由に選択することができる。
【００１９】
【実施例】図１（ａ）ないし（ｌ）に本発明の一実施例
によるＧａＡｓ−ＭＥＳＦＥＴ１１の製造方法を示す。
本実施例のＧａＡｓ−ＭＥＳＦＥＴ１１の製造方法にあ
っては、まず図１（ａ）に示すように、半絶縁性ＧａＡ
ｓ基板（半導体基板）１のフィールド部をレジスト膜２
でマスクし、例えばＳｉを加速エネルギー１５０ｋｅ
Ｖ，注入イオン量５×１０12ｃｍ-2の条件でイオン注入
して半絶縁性ＧａＡｓ基板１の表面に動作層１ａを形成
する。
によるＧａＡｓ−ＭＥＳＦＥＴ１１の製造方法を示す。
本実施例のＧａＡｓ−ＭＥＳＦＥＴ１１の製造方法にあ
っては、まず図１（ａ）に示すように、半絶縁性ＧａＡ
ｓ基板（半導体基板）１のフィールド部をレジスト膜２
でマスクし、例えばＳｉを加速エネルギー１５０ｋｅ
Ｖ，注入イオン量５×１０12ｃｍ-2の条件でイオン注入
して半絶縁性ＧａＡｓ基板１の表面に動作層１ａを形成
する。
【００２０】レジスト膜２を除去した後、図１（ｂ）に
示すように、ＣＶＤ法等によって半絶縁性ＧａＡｓ基板
１を保護するためのＳｉＮx膜３を１００ｎｍ厚程度に
形成し、さらにＳｉＯ2膜４を１μｍ厚程度に形成す
る。次いで、図１（ｃ）に示すように、通常のフォトリ
ソグラフィー法によってＳｉＯ2膜４のダミーゲート形
成領域をレジスト膜（図示せず）で覆い、ＲＩＥ法によ
る異方性エッチングを施して不要部のＳｉＯ2膜４をエ
ッチング除去し、不要となったレジスト膜を除去してダ
ミーゲート４ａを形成する。
示すように、ＣＶＤ法等によって半絶縁性ＧａＡｓ基板
１を保護するためのＳｉＮx膜３を１００ｎｍ厚程度に
形成し、さらにＳｉＯ2膜４を１μｍ厚程度に形成す
る。次いで、図１（ｃ）に示すように、通常のフォトリ
ソグラフィー法によってＳｉＯ2膜４のダミーゲート形
成領域をレジスト膜（図示せず）で覆い、ＲＩＥ法によ
る異方性エッチングを施して不要部のＳｉＯ2膜４をエ
ッチング除去し、不要となったレジスト膜を除去してダ
ミーゲート４ａを形成する。
【００２１】次に、図１（ｄ）に示すように、フィール
ド部をレジスト膜５で覆い、このレジスト膜５とダミー
ゲート４ａをマスクとして、例えばＳｉを加速エネルギ
ー３００ｋｅＶ、注入イオン量１×１０14ｃｍ-2の条件
でイオン注入し、ＧａＡｓ基板１にソース領域１ｂ及び
ドレイン領域１ｃを形成する。
ド部をレジスト膜５で覆い、このレジスト膜５とダミー
ゲート４ａをマスクとして、例えばＳｉを加速エネルギ
ー３００ｋｅＶ、注入イオン量１×１０14ｃｍ-2の条件
でイオン注入し、ＧａＡｓ基板１にソース領域１ｂ及び
ドレイン領域１ｃを形成する。
【００２２】レジスト膜５を除去した後、図１（ｅ）に
示すように、ＣＶＤ法やスパッタ法やエピタキシャル成
長法などによって表面全体にアモルファスシリコン膜６
（反転パターン；以下、ａ−Ｓｉ膜と記す。）を５００
ｎｍ厚程度に形成する。
示すように、ＣＶＤ法やスパッタ法やエピタキシャル成
長法などによって表面全体にアモルファスシリコン膜６
（反転パターン；以下、ａ−Ｓｉ膜と記す。）を５００
ｎｍ厚程度に形成する。
【００２３】次いで、図１（ｆ）に示すように、例えば
弗化水素（ＨＦ）と弗化アンモニウム（ＮＨ4Ｆ）との
混合溶液を用いてダミーゲート４ａを選択的にエッチン
グ除去し、ａ−Ｓｉ膜６にゲートパターン６ａ（開口
部）を開口する。
弗化水素（ＨＦ）と弗化アンモニウム（ＮＨ4Ｆ）との
混合溶液を用いてダミーゲート４ａを選択的にエッチン
グ除去し、ａ−Ｓｉ膜６にゲートパターン６ａ（開口
部）を開口する。
【００２４】次に、酸素雰囲気中において例えば８５０
℃に加熱して約２０分間熱処理を行う。これにより、注
入したＳｉイオンを活性化させると共に、図１（ｇ）に
示すように、ａ−Ｓｉ膜６の表面を熱酸化させてａ−Ｓ
ｉ膜６上にＳｉＯ2膜７を成長させる。なお、熱処理
は、純粋な酸素雰囲気中で行っても良いし、酸素及び窒
素の混合ガス中で行っても良い。
℃に加熱して約２０分間熱処理を行う。これにより、注
入したＳｉイオンを活性化させると共に、図１（ｇ）に
示すように、ａ−Ｓｉ膜６の表面を熱酸化させてａ−Ｓ
ｉ膜６上にＳｉＯ2膜７を成長させる。なお、熱処理
は、純粋な酸素雰囲気中で行っても良いし、酸素及び窒
素の混合ガス中で行っても良い。
【００２５】次に、ＲＩＥ法などによるドライエッチン
グ又は弗化水素（ＨＦ）と弗化アンモニウム（ＮＨ
4Ｆ）の混合溶液によるウェットエッチングを施して、
図１（ｈ）に示すように、ゲートパターン６ａから露出
しているＳｉＮx膜３を選択的にエッチング除去し、ゲ
ートパターン６ａからＧａＡｓ基板１を露出させる。
グ又は弗化水素（ＨＦ）と弗化アンモニウム（ＮＨ
4Ｆ）の混合溶液によるウェットエッチングを施して、
図１（ｈ）に示すように、ゲートパターン６ａから露出
しているＳｉＮx膜３を選択的にエッチング除去し、ゲ
ートパターン６ａからＧａＡｓ基板１を露出させる。
【００２６】次いで、通常のフォトリソグラフィー法な
どを利用して、図１（ｉ）に示すように、ＳｉＯ2膜
７、ａ−Ｓｉ膜６及びＳｉＮx膜３を貫通するソース及
びドレインパターン６ｂ，６ｃを開口してソース及びド
レイン領域１ｂ，１ｃを露出させ、その上にソース及び
ドレイン電極８ｂ，８ｃを形成する。
どを利用して、図１（ｉ）に示すように、ＳｉＯ2膜
７、ａ−Ｓｉ膜６及びＳｉＮx膜３を貫通するソース及
びドレインパターン６ｂ，６ｃを開口してソース及びド
レイン領域１ｂ，１ｃを露出させ、その上にソース及び
ドレイン電極８ｂ，８ｃを形成する。
【００２７】次に、図１（ｊ）に示すように、表面全体
にフォトレジスト膜９を形成した後、フォトレジスト膜
９にゲートパターン６ａよりも大きな開口部９ａを開口
してゲートパターン６ａ及びＧａＡｓ基板１を露出させ
る。このとき開口部９ａの開口端は各パターン６ａ，６
ｂ，６ｃ間に残したＳｉＯ2膜７上に位置させる。次い
で、真空蒸着法やスパッタ法などによってゲート金属膜
１０を蒸着させる。なお、このゲート金属膜１０は金
（Ａｕ）やアルミニウム（Ａｌ）等の単層構造にしても
良いし、例えばチタン／白金／金（Ｔｉ／Ｐｔ／Ａｕ）
のような多層構造にしても良い。
にフォトレジスト膜９を形成した後、フォトレジスト膜
９にゲートパターン６ａよりも大きな開口部９ａを開口
してゲートパターン６ａ及びＧａＡｓ基板１を露出させ
る。このとき開口部９ａの開口端は各パターン６ａ，６
ｂ，６ｃ間に残したＳｉＯ2膜７上に位置させる。次い
で、真空蒸着法やスパッタ法などによってゲート金属膜
１０を蒸着させる。なお、このゲート金属膜１０は金
（Ａｕ）やアルミニウム（Ａｌ）等の単層構造にしても
良いし、例えばチタン／白金／金（Ｔｉ／Ｐｔ／Ａｕ）
のような多層構造にしても良い。
【００２８】最後に、図１（ｋ）に示すように、不要と
なったフォトレジスト膜９及びその上のゲート金属膜１
０を除去すると、リフトオフ法によってＴ型のゲート電
極１０ａが得られ、ＧａＡｓ−ＭＥＳＦＥＴ１１を完成
する。なお、ゲート電極１０ａの下の浮遊容量が問題に
なる場合は、さらに、図１（ｌ）に示すように、ＳｉＮ
x膜３、ａ−Ｓｉ膜６及びＳｉＯ2膜７をエッチング除去
すると良い。
なったフォトレジスト膜９及びその上のゲート金属膜１
０を除去すると、リフトオフ法によってＴ型のゲート電
極１０ａが得られ、ＧａＡｓ−ＭＥＳＦＥＴ１１を完成
する。なお、ゲート電極１０ａの下の浮遊容量が問題に
なる場合は、さらに、図１（ｌ）に示すように、ＳｉＮ
x膜３、ａ−Ｓｉ膜６及びＳｉＯ2膜７をエッチング除去
すると良い。
【００２９】本実施例のＧａＡｓ−ＭＥＳＦＥＴの製造
方法においては、ダミーゲート４ａと同じ幅のゲートパ
ターン６ａを開口したａ−Ｓｉ膜６の表面上にＳｉＯ2
膜７を成長させた後、ＳｉＯ2膜７によって幅の狭めら
れたゲートパターン６ａを通してＧａＡｓ基板１上にゲ
ート金属を蒸着するので、ＳｉＯ2膜６の膜厚分だけゲ
ート電極１０ａとソース及びドレイン領域１ｂ，１ｃを
離間させることができる。
方法においては、ダミーゲート４ａと同じ幅のゲートパ
ターン６ａを開口したａ−Ｓｉ膜６の表面上にＳｉＯ2
膜７を成長させた後、ＳｉＯ2膜７によって幅の狭めら
れたゲートパターン６ａを通してＧａＡｓ基板１上にゲ
ート金属を蒸着するので、ＳｉＯ2膜６の膜厚分だけゲ
ート電極１０ａとソース及びドレイン領域１ｂ，１ｃを
離間させることができる。
【００３０】また、このＳｉＯ2膜６の膜厚は熱処理の
温度、時間あるいは酸素流量によって精密且つ容易に制
御することができるので、ＲＩＥ法などによるエッチン
グ量などでゲート電極１０ａとソース及びドレイン領域
１ｂ，１ｃの離間距離を制御していた従来例に比べ、こ
の離間距離の制御性が格段に良く、微小なゲート−ソー
ス（ゲート−ドレイン）間距離を精度良く得ることがで
きる。
温度、時間あるいは酸素流量によって精密且つ容易に制
御することができるので、ＲＩＥ法などによるエッチン
グ量などでゲート電極１０ａとソース及びドレイン領域
１ｂ，１ｃの離間距離を制御していた従来例に比べ、こ
の離間距離の制御性が格段に良く、微小なゲート−ソー
ス（ゲート−ドレイン）間距離を精度良く得ることがで
きる。
【００３１】なお、本実施例においては、ダミーゲート
４ａの反転パターンをａ−Ｓｉ膜６によって形成した
が、結晶シリコン膜によって形成しても良い。また、シ
リコンに限らず酸化させるとその表面上に酸化膜が成長
するものであればどのようなもので形成してもよい。
４ａの反転パターンをａ−Ｓｉ膜６によって形成した
が、結晶シリコン膜によって形成しても良い。また、シ
リコンに限らず酸化させるとその表面上に酸化膜が成長
するものであればどのようなもので形成してもよい。
【００３２】また、上記実施例では、ゲート電極１０ａ
をリフトオフ法によって形成したが、図１（ｉ）の工程
の終了後、ゲート金属を蒸着法やスパッタ法などによっ
て表面全体に形成し、ついで、不要部のゲート金属をエ
ッチング除去するエッチング法によって形成しても良
い。
をリフトオフ法によって形成したが、図１（ｉ）の工程
の終了後、ゲート金属を蒸着法やスパッタ法などによっ
て表面全体に形成し、ついで、不要部のゲート金属をエ
ッチング除去するエッチング法によって形成しても良
い。
【００３３】また、本発明をＧａＡｓ−ＭＥＳＦＥＴの
製造に適用したが、ＨＥＭＴ、あるいは他の電界効果型
半導体素子の製造に適用しても良い。
製造に適用したが、ＨＥＭＴ、あるいは他の電界効果型
半導体素子の製造に適用しても良い。
【００３４】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、イオン注入のマスクに使用したダミーゲートの反転
パターン膜を半導体基板の表面に形成し、その反転パタ
ーン膜のダミーゲートに対応する開口部の内壁に酸化膜
を成長させた後、その開口部を通してゲート金属を蒸着
するので、開口部の内壁に成長させた酸化膜の膜厚分だ
けゲート電極とソース及びドレイン領域を離間させるこ
とができる。
ば、イオン注入のマスクに使用したダミーゲートの反転
パターン膜を半導体基板の表面に形成し、その反転パタ
ーン膜のダミーゲートに対応する開口部の内壁に酸化膜
を成長させた後、その開口部を通してゲート金属を蒸着
するので、開口部の内壁に成長させた酸化膜の膜厚分だ
けゲート電極とソース及びドレイン領域を離間させるこ
とができる。
【００３５】また、酸化膜の膜厚は熱酸化の要領で精密
且つ容易に制御することができるから、ゲート電極とソ
ース及びドレイン領域の離間距離をＲＩＥ法によるエッ
チングなどで制御していた従来例に比べ、この離間距離
の制御性が格段に良い。
且つ容易に制御することができるから、ゲート電極とソ
ース及びドレイン領域の離間距離をＲＩＥ法によるエッ
チングなどで制御していた従来例に比べ、この離間距離
の制御性が格段に良い。
【００３６】また、注入したイオンを熱処理時に活性化
させることができ、熱処理の後にゲート電極を形成する
ので、従来例のように半導体基板とゲート金属が熱処理
の熱で反応してショットキー障壁が壊れることがない。
また、ゲート電極をイオン注入のマスクに使用しないの
で、ゲート金属は高融点金属に限定されない。したがっ
て、耐熱性や反応性を考慮することなく所望の電気抵抗
率のゲート金属を自由に選択することができる。
させることができ、熱処理の後にゲート電極を形成する
ので、従来例のように半導体基板とゲート金属が熱処理
の熱で反応してショットキー障壁が壊れることがない。
また、ゲート電極をイオン注入のマスクに使用しないの
で、ゲート金属は高融点金属に限定されない。したがっ
て、耐熱性や反応性を考慮することなく所望の電気抵抗
率のゲート金属を自由に選択することができる。
【図１】（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ）（ｇ）
（ｈ）（ｉ）（ｊ）（ｋ）（ｌ）は本発明の一実施例に
よるＧａＡｓ−ＭＥＳＦＥＴの製造方法を示す断面図で
ある。
（ｈ）（ｉ）（ｊ）（ｋ）（ｌ）は本発明の一実施例に
よるＧａＡｓ−ＭＥＳＦＥＴの製造方法を示す断面図で
ある。
【図２】従来例によるＧａＡｓ−ＭＥＳＦＥＴの製造方
法を示す断面図である。
法を示す断面図である。
【図３】従来例による別なＧａＡｓ−ＭＥＳＦＥＴの製
造方法を示す断面図である。
造方法を示す断面図である。
１ 半絶縁性ＧａＡｓ基板（半導体基板） １ｂ ソース領域 １ｃ ドレイン領域 ４ａ ダミーゲート ６ ａ−Ｓｉ膜（反転パターン膜） ６ａ ゲートパターン（開口部） ７ ＳｉＯ2膜（酸化膜） ８ｂ ソース電極 ８ｃ ドレイン電極 １０ａ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812
Claims (1)
- 【請求項１】 半導体基板上に設けられたダミーゲート
をマスクとしてイオン注入を行い、当該半導体基板にソ
ース領域及びドレイン領域を形成する工程と、 当該半導体基板上に前記ダミーゲートの反転パターン膜
を形成する工程と、 酸素雰囲気中で熱処理を施すことによって当該反転パタ
ーン膜のダミーゲートに対応する開口部の内壁に酸化膜
を成長させる工程と、 当該反転パターン膜のダミーゲートに対応する開口部を
通して前記半導体基板上にゲート金属を蒸着することに
よってゲート電極を形成する工程とを備えたことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04260741A JP3106378B2 (ja) | 1992-09-02 | 1992-09-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04260741A JP3106378B2 (ja) | 1992-09-02 | 1992-09-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684952A JPH0684952A (ja) | 1994-03-25 |
| JP3106378B2 true JP3106378B2 (ja) | 2000-11-06 |
Family
ID=17352109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04260741A Expired - Fee Related JP3106378B2 (ja) | 1992-09-02 | 1992-09-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3106378B2 (ja) |
-
1992
- 1992-09-02 JP JP04260741A patent/JP3106378B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0684952A (ja) | 1994-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |