JPH04329644A - ゲート電極の形成方法 - Google Patents
ゲート電極の形成方法Info
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- JPH04329644A JPH04329644A JP12687591A JP12687591A JPH04329644A JP H04329644 A JPH04329644 A JP H04329644A JP 12687591 A JP12687591 A JP 12687591A JP 12687591 A JP12687591 A JP 12687591A JP H04329644 A JPH04329644 A JP H04329644A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にショットキーゲート電界効果トランジスタの
ゲート電極の形成方法に関する。
関し、特にショットキーゲート電界効果トランジスタの
ゲート電極の形成方法に関する。
【０００２】
【従来の技術】ショットキーゲート電界効果トランジス
タ（以下ＭＥＳＦＥＴと略記する）は、特に超高周波に
おける優れた増幅素子或いは発振用素子として用いられ
ている。又、超高速動作の集積回路の基本構成素子とし
ても優れたものであることは周知である。特に近年では
、素子の高速性および高出力化、高効率化も同時に要求
されており、この様な要求に対してＭＥＳＦＥＴでは、
素子寸法の縮小化と同時に、ゲート長の短縮化が強く要
求されており、ゲート長 ０．８μｍ或いはそれ以下の
ＭＥＳＦＥＴも開発されている。
タ（以下ＭＥＳＦＥＴと略記する）は、特に超高周波に
おける優れた増幅素子或いは発振用素子として用いられ
ている。又、超高速動作の集積回路の基本構成素子とし
ても優れたものであることは周知である。特に近年では
、素子の高速性および高出力化、高効率化も同時に要求
されており、この様な要求に対してＭＥＳＦＥＴでは、
素子寸法の縮小化と同時に、ゲート長の短縮化が強く要
求されており、ゲート長 ０．８μｍ或いはそれ以下の
ＭＥＳＦＥＴも開発されている。
【０００３】しかしながら、この様なサブミクロン領域
のゲート長を有するＭＥＳＦＥＴにおいて、単純なゲー
ト長の短縮化はゲート断面積の低減によるゲート抵抗の
増加という問題が生じることになる。このため、ゲート
断面積を低減することなくゲート長を短縮したゲート電
極構造として、ゲート電極の断面形状をＴ型に構成する
ことが行われており、その製造方法として種々の方法が
提案されている。
のゲート長を有するＭＥＳＦＥＴにおいて、単純なゲー
ト長の短縮化はゲート断面積の低減によるゲート抵抗の
増加という問題が生じることになる。このため、ゲート
断面積を低減することなくゲート長を短縮したゲート電
極構造として、ゲート電極の断面形状をＴ型に構成する
ことが行われており、その製造方法として種々の方法が
提案されている。
【０００４】図２は従来のＴ型断面形状を有するゲート
電極形成方法を示したものである。先ず、同図（ａ）に
示すように、ＧａＡｓ基板１上にＣＶＤ法でＳｉＯ２
膜２Ａを膜厚が約５０００Åに形成し、かつそのゲート
電極形成位置を開口した後、例えば、Ａｌ又はＷＳｉｘ
等のショットキー金属膜４を被着する。この時の膜厚
は約１０００〜３０００Åである。ショットキー金属膜
４としてのＷＳｉｘ 膜は熱的に安定であるため、良好
なショットキー特性を得るために用いる熱処理が可能で
あるが、比抵抗が大きいという問題がある。
電極形成方法を示したものである。先ず、同図（ａ）に
示すように、ＧａＡｓ基板１上にＣＶＤ法でＳｉＯ２
膜２Ａを膜厚が約５０００Åに形成し、かつそのゲート
電極形成位置を開口した後、例えば、Ａｌ又はＷＳｉｘ
等のショットキー金属膜４を被着する。この時の膜厚
は約１０００〜３０００Åである。ショットキー金属膜
４としてのＷＳｉｘ 膜は熱的に安定であるため、良好
なショットキー特性を得るために用いる熱処理が可能で
あるが、比抵抗が大きいという問題がある。
【０００５】そこで、同図（ｂ）に示すようにショット
キー金属膜４上に導電性の良いＡｕからなる導電性金属
膜５を膜厚が約４０００〜６０００Å程度に被着する。 この時、金属間の密着性とバリア性を上げるため通常、
Ｔｉ（チタン）とＰｔ（白金）をショットキー金属膜４
と導電性金属膜５との間に被着する。その後、同図（ｃ
）に示すようにレジスト６をマスクにしてゲート電極と
しての導電性金属膜５とショットキー金属膜４を選択エ
ッチングし、かつＳｉＯ２ 膜２Ａを除去することでＴ
型ゲート電極を形成していた。
キー金属膜４上に導電性の良いＡｕからなる導電性金属
膜５を膜厚が約４０００〜６０００Å程度に被着する。 この時、金属間の密着性とバリア性を上げるため通常、
Ｔｉ（チタン）とＰｔ（白金）をショットキー金属膜４
と導電性金属膜５との間に被着する。その後、同図（ｃ
）に示すようにレジスト６をマスクにしてゲート電極と
しての導電性金属膜５とショットキー金属膜４を選択エ
ッチングし、かつＳｉＯ２ 膜２Ａを除去することでＴ
型ゲート電極を形成していた。
【０００６】
【発明が解決しようとする課題】このような従来のゲー
ト電極形成方法では、ゲート長が短くなればなる程、Ｓ
ｉＯ２ 膜の開口幅と膜厚との比、即ちアスペクト比が
大きくなり、このため図３に示すように、ＳｉＯ２ 膜
２Ａの開口部内への導電性金属膜５のカバレッジ性が劣
化してゲート電極内部に空間部Ｘが生じ、その結果ゲー
ト抵抗が十分に低減できないだけでなく電極膜が局部的
に極端に薄くなったり、又、空間部内にガスや薬品が残
ったりして信頼性が低下するという大きな問題があった
。このような問題に対しては、アスペクト比を下げるた
めゲート長の短縮化に応じてＳｉＯ２ 膜２Ａの膜厚を
薄くすることが考えられるが、この対策では形成された
ゲート電極のＴ型ひさし部分とＧａＡｓ基板１との間に
生じるゲート容量が増大し、特性が劣化されるという問
題が生じる。本発明の目的は、ゲート長の短縮化とゲー
ト抵抗の低減を図るとともに、半導体装置の信頼性を改
善し、かつ特性劣化を防止したゲート電極を形成する方
法を提供することにある。
ト電極形成方法では、ゲート長が短くなればなる程、Ｓ
ｉＯ２ 膜の開口幅と膜厚との比、即ちアスペクト比が
大きくなり、このため図３に示すように、ＳｉＯ２ 膜
２Ａの開口部内への導電性金属膜５のカバレッジ性が劣
化してゲート電極内部に空間部Ｘが生じ、その結果ゲー
ト抵抗が十分に低減できないだけでなく電極膜が局部的
に極端に薄くなったり、又、空間部内にガスや薬品が残
ったりして信頼性が低下するという大きな問題があった
。このような問題に対しては、アスペクト比を下げるた
めゲート長の短縮化に応じてＳｉＯ２ 膜２Ａの膜厚を
薄くすることが考えられるが、この対策では形成された
ゲート電極のＴ型ひさし部分とＧａＡｓ基板１との間に
生じるゲート容量が増大し、特性が劣化されるという問
題が生じる。本発明の目的は、ゲート長の短縮化とゲー
ト抵抗の低減を図るとともに、半導体装置の信頼性を改
善し、かつ特性劣化を防止したゲート電極を形成する方
法を提供することにある。
【０００７】
【課題を解決するための手段】本発明のゲート電極の形
成方法は、半導体基板上に形成する絶縁膜をＳｉ原子の
含有率が連続的に減少するように成長し、この絶縁膜に
レジストをマスクにして開口部を形成し、開口部を含む
全面に金属膜を形成し、前記開口部を含む金属膜を残す
ように選択エッチングして断面形状が略Ｔ型のゲート電
極を形成する。
成方法は、半導体基板上に形成する絶縁膜をＳｉ原子の
含有率が連続的に減少するように成長し、この絶縁膜に
レジストをマスクにして開口部を形成し、開口部を含む
全面に金属膜を形成し、前記開口部を含む金属膜を残す
ように選択エッチングして断面形状が略Ｔ型のゲート電
極を形成する。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例を製造工程順に示すのＭＥ
ＳＦＥＴの素子断面図である。先ず、図１（ａ）に示す
ように、ＧａＡｓ基板１上にＣＶＤ法で厚さ約５０００
ÅのＳｉＯ２ 膜２を形成する。この時、原料ガスのシ
ランと酸素の流量比を成長時はシラン：酸素＝２：１と
し、成長させるに従って、シランガスの流量を減少させ
、成長終了時の流量比はシラン：酸素＝１：２とする。 その上で、このＳｉＯ２ 膜２上にレジスト３を形成し
、ゲート電極形成位置に窓を開設する。
る。図１は本発明の一実施例を製造工程順に示すのＭＥ
ＳＦＥＴの素子断面図である。先ず、図１（ａ）に示す
ように、ＧａＡｓ基板１上にＣＶＤ法で厚さ約５０００
ÅのＳｉＯ２ 膜２を形成する。この時、原料ガスのシ
ランと酸素の流量比を成長時はシラン：酸素＝２：１と
し、成長させるに従って、シランガスの流量を減少させ
、成長終了時の流量比はシラン：酸素＝１：２とする。 その上で、このＳｉＯ２ 膜２上にレジスト３を形成し
、ゲート電極形成位置に窓を開設する。
【０００９】次に、同図（ｂ）に示すように、前記レジ
スト３をマスクにして異方性ドライエッチングとバッフ
ァードフッ酸によるウェットエッチングを併用してＳｉ
Ｏ２ 膜２をエッチングし、開口部２ａを開設する。こ
の時、ＳｉＯ２ 膜２のバッファードフッ酸（温度２２
〜２４℃）に対するエッチングレートはシラン：酸素＝
２：１の流量比で成長したＳｉＯ２は４０Å／秒であり
、シラン：酸素＝１：２の流量比で成長したＳｉＯ２
は １００／秒であるのでＳｉＯ２ 膜２の上層部に行
くほど開口幅は拡がり、開口部２ａはテーパ状に形成さ
れる。
スト３をマスクにして異方性ドライエッチングとバッフ
ァードフッ酸によるウェットエッチングを併用してＳｉ
Ｏ２ 膜２をエッチングし、開口部２ａを開設する。こ
の時、ＳｉＯ２ 膜２のバッファードフッ酸（温度２２
〜２４℃）に対するエッチングレートはシラン：酸素＝
２：１の流量比で成長したＳｉＯ２は４０Å／秒であり
、シラン：酸素＝１：２の流量比で成長したＳｉＯ２
は １００／秒であるのでＳｉＯ２ 膜２の上層部に行
くほど開口幅は拡がり、開口部２ａはテーパ状に形成さ
れる。
【００１０】次に、同図（ｃ）に示すように、レジスト
３を除去した後に、耐熱性ショットキー金属であるＷＳ
ｉｘ 膜４と導電性金属膜５をＴｉ（５００Å），Ｐｔ
（ ２００Å），Ａｕ（６０００Å）の順でスパッタ法
で被着する。 その後、同図（ｄ）に示すように、新たにゲート電極に
相当するパターンのレジスト６を形成し、このレジスト
６をマスクにして前記導電性金属膜５及びショットキー
金属膜４をイオンミリング又は反応性ドライエッチング
で選択エッチングし、更にＳｉＯ２ 膜２をバッファー
ドフッ酸で除去する。この時、ゲート電極は耐薬品性が
あるので、バッファードフッ酸でもエッチングされない
。
３を除去した後に、耐熱性ショットキー金属であるＷＳ
ｉｘ 膜４と導電性金属膜５をＴｉ（５００Å），Ｐｔ
（ ２００Å），Ａｕ（６０００Å）の順でスパッタ法
で被着する。 その後、同図（ｄ）に示すように、新たにゲート電極に
相当するパターンのレジスト６を形成し、このレジスト
６をマスクにして前記導電性金属膜５及びショットキー
金属膜４をイオンミリング又は反応性ドライエッチング
で選択エッチングし、更にＳｉＯ２ 膜２をバッファー
ドフッ酸で除去する。この時、ゲート電極は耐薬品性が
あるので、バッファードフッ酸でもエッチングされない
。
【００１１】しかる後に、レジストパターン６を除去す
ることで、略Ｔ型をしたゲート電極が完成される。この
ゲート電極では、導電性金属膜５をスパッタ法で被着す
る際に、ＳｉＯ２ 膜２に開設された開口部２ａがテー
パ状に形成されているため、導電性金属膜５のカバレッ
ジ性が改善され、内部に空間部が生じることはない。し
たがって、空間部が原因とされるゲート電極の抵抗の増
大が生じることはなく、かつゲート電極の強度が低下さ
れることもない。又、カバレッジ性が改善されるため、
ＳｉＯ２ 膜２の膜厚を厚くすることができ、ゲート容
量が増大して特性劣化が生じることもない。
ることで、略Ｔ型をしたゲート電極が完成される。この
ゲート電極では、導電性金属膜５をスパッタ法で被着す
る際に、ＳｉＯ２ 膜２に開設された開口部２ａがテー
パ状に形成されているため、導電性金属膜５のカバレッ
ジ性が改善され、内部に空間部が生じることはない。し
たがって、空間部が原因とされるゲート電極の抵抗の増
大が生じることはなく、かつゲート電極の強度が低下さ
れることもない。又、カバレッジ性が改善されるため、
ＳｉＯ２ 膜２の膜厚を厚くすることができ、ゲート容
量が増大して特性劣化が生じることもない。
【００１２】ここで、ＧａＡｓ基板１上に形成する絶縁
膜をＳｉＮｘ 膜とし、シランとアンモニアの流量比を
変えながら成長させてもよい。この場合でも、成長開始
時はシランの流量を多目にし、成長に応じてシラン流量
を減少させていく。このようにして成長されたＳｉＮｘ
膜のバッファードフッ酸に対するエッチングレートは
シラン：アンモニア＝１：５の場合は ２００Å／分で
あり、シラン：アンモニア＝１：１０の場合は ４００
Å／分である。 その後、前記実施例と同様に開口部を開設し、かつ金属
膜を被着し、エッチングしてゲート電極を形成する。
膜をＳｉＮｘ 膜とし、シランとアンモニアの流量比を
変えながら成長させてもよい。この場合でも、成長開始
時はシランの流量を多目にし、成長に応じてシラン流量
を減少させていく。このようにして成長されたＳｉＮｘ
膜のバッファードフッ酸に対するエッチングレートは
シラン：アンモニア＝１：５の場合は ２００Å／分で
あり、シラン：アンモニア＝１：１０の場合は ４００
Å／分である。 その後、前記実施例と同様に開口部を開設し、かつ金属
膜を被着し、エッチングしてゲート電極を形成する。
【００１３】このようにＳｉＯＸ 膜を使用した場合で
も、前記実施例と同様にＳｉＯＸ 膜に開設される開口
部をテーパ状に形成し、金属膜のカバレッジ性を改善し
てゲート電極中の空間部の発生を防止することができる
。 又、このＳｉＯＸ 膜を使用する方法では、ＳｉＯ２
膜に比べてエッチングレートが遅いので開口幅の制御性
を上げることができるだけでなくＳｉＮｘ 膜はＧａＡ
ｓ界面の表面準位に与えられる影響が少ないのでデバイ
ス特性が安定するという利点がある。
も、前記実施例と同様にＳｉＯＸ 膜に開設される開口
部をテーパ状に形成し、金属膜のカバレッジ性を改善し
てゲート電極中の空間部の発生を防止することができる
。 又、このＳｉＯＸ 膜を使用する方法では、ＳｉＯ２
膜に比べてエッチングレートが遅いので開口幅の制御性
を上げることができるだけでなくＳｉＮｘ 膜はＧａＡ
ｓ界面の表面準位に与えられる影響が少ないのでデバイ
ス特性が安定するという利点がある。
【００１４】
【発明の効果】以上説明したように本発明はＧａＡｓ基
板上に形成する絶縁膜のＳｉ原子の含有率が成長するに
従って連続的に減少するように成長させることにより、
エッチングレートの差により開口形状をテーパー状にで
きるため、開口部内に導電性金属膜を良好に埋め込める
ため、ゲート長の短縮化とゲート抵抗の低減および高信
頼性が同時に可能になるという効果を有する。
板上に形成する絶縁膜のＳｉ原子の含有率が成長するに
従って連続的に減少するように成長させることにより、
エッチングレートの差により開口形状をテーパー状にで
きるため、開口部内に導電性金属膜を良好に埋め込める
ため、ゲート長の短縮化とゲート抵抗の低減および高信
頼性が同時に可能になるという効果を有する。
【図１】（ａ）乃至（ｄ）は本発明の一実施例を製造工
程順に示す断面図である。
程順に示す断面図である。
【図２】（ａ）乃至（ｃ）は従来の製造方法を工程順に
示す断面図である。
示す断面図である。
１ ＧａＡｓ基板
２ ＳｉＯ２ 膜
３ レジスト
４ ショットキー金属膜
５ 導電性金属膜
６ レジストパターン
Claims (1)
- 【請求項１】 半導体基板上に絶縁膜を成長し、この
絶縁膜にレジストをマスクにして開口部を形成し、開口
部を含む全面に金属膜を形成し、前記開口部を含む金属
膜を残すように選択エッチングすることで断面形状が略
Ｔ型のゲート電極を形成する方法において、前記絶縁膜
はＳｉ原子の含有率が連続的に減少するように成長させ
ることを特徴とするゲート電極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12687591A JPH04329644A (ja) | 1991-04-30 | 1991-04-30 | ゲート電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12687591A JPH04329644A (ja) | 1991-04-30 | 1991-04-30 | ゲート電極の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04329644A true JPH04329644A (ja) | 1992-11-18 |
Family
ID=14946010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12687591A Pending JPH04329644A (ja) | 1991-04-30 | 1991-04-30 | ゲート電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04329644A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051454A (en) * | 1997-09-11 | 2000-04-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2007048863A (ja) * | 2005-08-09 | 2007-02-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US7319076B2 (en) * | 2003-09-26 | 2008-01-15 | Intel Corporation | Low resistance T-shaped ridge structure |
-
1991
- 1991-04-30 JP JP12687591A patent/JPH04329644A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051454A (en) * | 1997-09-11 | 2000-04-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7319076B2 (en) * | 2003-09-26 | 2008-01-15 | Intel Corporation | Low resistance T-shaped ridge structure |
| JP2007048863A (ja) * | 2005-08-09 | 2007-02-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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