JPS6169175A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は微細ゲート電極、特にマイクロ波用ＧａＡｓシ
、、トキゲート型電界効果トランジスタ（ＧａＡｓ Ｍ
ＥＳＦＥＴ）のゲート電極の形成方法の改良に関するも
のである。
、、トキゲート型電界効果トランジスタ（ＧａＡｓ Ｍ
ＥＳＦＥＴ）のゲート電極の形成方法の改良に関するも
のである。
ＧａＡｓ ＭＥＳＦＥＴは、Ｓｉバイポーラトランジス
タの特性限界を打破するマイクロ波トランジスタとして
すでに実用化されている。このようなＧａＡｓ ＭＥＳ
ＦＥＴの高周波特性（雑音指数、利得）はゲート長を短
縮し、ソースおよびゲート抵抗を低減することによって
改善できる。そのため、Ｘ帯以上の超高周波用ＧａＡｓ
Ｍ Ｅ Ｓ Ｆ ＥＴ においては通常、ゲート長は
０．５μｍあるいはそれ以下のものが用いられている。
タの特性限界を打破するマイクロ波トランジスタとして
すでに実用化されている。このようなＧａＡｓ ＭＥＳ
ＦＥＴの高周波特性（雑音指数、利得）はゲート長を短
縮し、ソースおよびゲート抵抗を低減することによって
改善できる。そのため、Ｘ帯以上の超高周波用ＧａＡｓ
Ｍ Ｅ Ｓ Ｆ ＥＴ においては通常、ゲート長は
０．５μｍあるいはそれ以下のものが用いられている。
従来、この様な短いゲートをもったＧａＡｓＭＥＳＦＥ
Ｔは以下で述べる様な方法で作られている。即ち、第４
図に示すように、半絶縁性ＧａＡｓ基板１０上に形成さ
れたｎ屋Ｇ ａ Ａ ｓ動作層１Ｌ表面に０．５μｍあ
るいはそれ以下の開口部を有するホトレジスト１２を設
け、ソース抵抗の低減および後のリフトオフ工程を容易
にするために開口部の動作層ｌ［を堀り込んだ後、直上
から動作層１）とショットキ障壁を形成する金ＦＪｔ１
３を全面に蒸着し、ホトレジストＬ２を取シ除くこと罠
より開口部分にのみ金属を残す、いわゆるリフトオフ法
でゲート電極１４が形成されている。
Ｔは以下で述べる様な方法で作られている。即ち、第４
図に示すように、半絶縁性ＧａＡｓ基板１０上に形成さ
れたｎ屋Ｇ ａ Ａ ｓ動作層１Ｌ表面に０．５μｍあ
るいはそれ以下の開口部を有するホトレジスト１２を設
け、ソース抵抗の低減および後のリフトオフ工程を容易
にするために開口部の動作層ｌ［を堀り込んだ後、直上
から動作層１）とショットキ障壁を形成する金ＦＪｔ１
３を全面に蒸着し、ホトレジストＬ２を取シ除くこと罠
より開口部分にのみ金属を残す、いわゆるリフトオフ法
でゲート電極１４が形成されている。
しかしながら、この様な従来の方法には次の様な欠点が
ある。即ち、リフトオフ法は有機物であるホトレジスト
１２を付けた状態でゲート金６１４が蒸着されるため、
動作層表面に付着した水分を除去するに十分な温度での
基板の加熱がレジストｔ パターンの変形を
起すのでできず、また、ホトレジス）１２から不純物が
蒸発し、ＧａＡ３ Ｌ １表面を汚染する等のため、良
好なシ四ットキ特性が再現性よく得られない。また、ゲ
ート長の短縮に伴なって必然的にゲート抵抗は増大する
が、ゲート金ＰＡＬ４の膜厚を厚くできればこの増大を
抑えることが可能である。しかしながら、実際には、ホ
トレジス）１２の側壁にもゲート金ｆｆＥ Ｌ ４が被
着成長するため、形成されるゲートｆｉｆｆｌｔ４の断
面形状は第１図に示すように矩形ではなく三角形に近い
形状となる。さらに膜厚を厚くしていくと、側壁部での
成長が進みやがて開口部が閉じてしまう。このことによ
多形成可能なゲート金属Ｌ４の膜厚は制約される。
ある。即ち、リフトオフ法は有機物であるホトレジスト
１２を付けた状態でゲート金６１４が蒸着されるため、
動作層表面に付着した水分を除去するに十分な温度での
基板の加熱がレジストｔ パターンの変形を
起すのでできず、また、ホトレジス）１２から不純物が
蒸発し、ＧａＡ３ Ｌ １表面を汚染する等のため、良
好なシ四ットキ特性が再現性よく得られない。また、ゲ
ート長の短縮に伴なって必然的にゲート抵抗は増大する
が、ゲート金ＰＡＬ４の膜厚を厚くできればこの増大を
抑えることが可能である。しかしながら、実際には、ホ
トレジス）１２の側壁にもゲート金ｆｆＥ Ｌ ４が被
着成長するため、形成されるゲートｆｉｆｆｌｔ４の断
面形状は第１図に示すように矩形ではなく三角形に近い
形状となる。さらに膜厚を厚くしていくと、側壁部での
成長が進みやがて開口部が閉じてしまう。このことによ
多形成可能なゲート金属Ｌ４の膜厚は制約される。
この様に従来のゲート形成法では、ゲート長短縮にとも
なうゲート抵抗の増加は避けられず、短ゲート化しても
高周波特性が一向に改善されないといった欠点があった
。
なうゲート抵抗の増加は避けられず、短ゲート化しても
高周波特性が一向に改善されないといった欠点があった
。
本発明の目的は、この様な従来の欠点を取り除いた新し
い微細ゲート電極の形成方法を提供することにある。
い微細ゲート電極の形成方法を提供することにある。
本発明は、半導体動作層上にマスクとなる第１の絶縁膜
およびこの第１の絶縁膜よりエッチング速度が大きい第
２の絶縁膜をこの順序く形成し、これら第１および第２
の絶θ膜にゲート形成用開口を施し、少なくとも第１の
絶縁膜をマスクとして露出した動作層を所定の深さに堀
り込み、しかる後に動作層とショットキ障壁を形成する
金属を直上より被着してゲート電極を形成し、このゲー
ト電極を包み込むようにゲート形成用およびその近傍を
ホトレジストで覆った後、第２の絶縁膜上の不要なゲー
ト用金厄を選択的に除去することを特徴とする。
およびこの第１の絶縁膜よりエッチング速度が大きい第
２の絶縁膜をこの順序く形成し、これら第１および第２
の絶θ膜にゲート形成用開口を施し、少なくとも第１の
絶縁膜をマスクとして露出した動作層を所定の深さに堀
り込み、しかる後に動作層とショットキ障壁を形成する
金属を直上より被着してゲート電極を形成し、このゲー
ト電極を包み込むようにゲート形成用およびその近傍を
ホトレジストで覆った後、第２の絶縁膜上の不要なゲー
ト用金厄を選択的に除去することを特徴とする。
本発明によれば、第１および第２の絶縁膜としてシリコ
ン窒化膜や酸化膜のような烈機物ゲート形成時のマスク
として使用できるため、ゲート全５蒸着前に十分な温度
での基板の加熱が可能であって、従来の様なホトレジス
トからの不純物の蒸発、汚染もないため、良好なシ冒、
トキ特性を再現性よく得ることができる。しかも、断面
形状が１字形をした微細ゲート電極が形成できるため、
大幅にゲート抵抗を低減することができる。
ン窒化膜や酸化膜のような烈機物ゲート形成時のマスク
として使用できるため、ゲート全５蒸着前に十分な温度
での基板の加熱が可能であって、従来の様なホトレジス
トからの不純物の蒸発、汚染もないため、良好なシ冒、
トキ特性を再現性よく得ることができる。しかも、断面
形状が１字形をした微細ゲート電極が形成できるため、
大幅にゲート抵抗を低減することができる。
本発明においては、断面形状が１字形をした微細ゲート
電極を実現する上で、ＣＶＤ ５１０２ｇのバッファー
ＨＦ溶液に対する工、チング速度が膜生成条件（膜組成
）によって変ることを有効に利用している。−例として
、第３図に基板温度３００℃でのＣＶＤ５ｉ０２膜のＰ
Ｈ３／ ８ ｉ Ｈ４ガス流量比に対する工、チング
速度の変化を示す。図で縦軸は２０℃におけるバッファ
ーＨＦ（【ＨＦ： ６ＮＨ４Ｆ）での工、チング速度を
、横軸はＰ Ｈ３／ Ｓ ｉ Ｈ４流量比を示している
。この図からＣＶＤ５ｉ０２膜の工、チング速度はＰ
Ｈ３／ ８ ｉ Ｈ４流量比に比例して増大することが
わかる。従って、膜の被着中にＰＨ３／ＳｉＨ４流景比
をステ、プ状に変化させなから５ｔｏ２膜を成長させた
後、リアクティブイオンエツチング法によりエッチング
して８ｉ０２膜の側壁をほぼ垂直に加工し、その後パワ
ファーＨＦで工、チングを行えば階段状の側壁をもった
８ｉ０２膜のパターンを得ることができる。
電極を実現する上で、ＣＶＤ ５１０２ｇのバッファー
ＨＦ溶液に対する工、チング速度が膜生成条件（膜組成
）によって変ることを有効に利用している。−例として
、第３図に基板温度３００℃でのＣＶＤ５ｉ０２膜のＰ
Ｈ３／ ８ ｉ Ｈ４ガス流量比に対する工、チング
速度の変化を示す。図で縦軸は２０℃におけるバッファ
ーＨＦ（【ＨＦ： ６ＮＨ４Ｆ）での工、チング速度を
、横軸はＰ Ｈ３／ Ｓ ｉ Ｈ４流量比を示している
。この図からＣＶＤ５ｉ０２膜の工、チング速度はＰ
Ｈ３／ ８ ｉ Ｈ４流量比に比例して増大することが
わかる。従って、膜の被着中にＰＨ３／ＳｉＨ４流景比
をステ、プ状に変化させなから５ｔｏ２膜を成長させた
後、リアクティブイオンエツチング法によりエッチング
して８ｉ０２膜の側壁をほぼ垂直に加工し、その後パワ
ファーＨＦで工、チングを行えば階段状の側壁をもった
８ｉ０２膜のパターンを得ることができる。
以下、本発明の実施例を図面を用いて詳しく説明する。
第１図（ａｔ 〜（ｆ）は本発明によるＧａＡｓ ＭＥ
８ＦＥＴの数組ゲート電極の形成方法を説明するための
図で、各主要工程における要部断面を模式的に示したも
のである。
８ＦＥＴの数組ゲート電極の形成方法を説明するための
図で、各主要工程における要部断面を模式的に示したも
のである。
第１図１ａ）に示すように、まず最初に半絶縁性ＧａＡ
ｓ基板３０上にｎ型ＧａＡｓ能動動作Ｆｉ３１（電子濃
度ｎ＝３ｘＬｏ１７ｃｍ−３，厚さ１＝９．４μｍ）を
エピタキシャル成長させ、その上にプラズマＣＶＤ 法
Ｋ ヨル８ｉＮＩ１％ ３２ サラＫＣＶＤ ８１０ｚ
ｌ［３３を例えばそれぞれ約０．２μｍ、約０．９μｍ
成長する。ＳｉＮ膜３膜管２成に際しては、バッファー
ＨＦ （ｌ ＨＰ ： ６ ＮＨ４Ｆ ）における８ｉ
０２膜３３とのエツチング選択比を大きくしてマスクと
しての機能をもたせる目的から、−例として基板温度ｆ
ａｓｏ℃でＮ２ 、 ＮＨ３、８ｔＨ４ガ
スをそれぞれ７０゜６．６ＳＣＣＭ反応室に流し、反応
室の圧力ＩＴｏｒｒ。
ｓ基板３０上にｎ型ＧａＡｓ能動動作Ｆｉ３１（電子濃
度ｎ＝３ｘＬｏ１７ｃｍ−３，厚さ１＝９．４μｍ）を
エピタキシャル成長させ、その上にプラズマＣＶＤ 法
Ｋ ヨル８ｉＮＩ１％ ３２ サラＫＣＶＤ ８１０ｚ
ｌ［３３を例えばそれぞれ約０．２μｍ、約０．９μｍ
成長する。ＳｉＮ膜３膜管２成に際しては、バッファー
ＨＦ （ｌ ＨＰ ： ６ ＮＨ４Ｆ ）における８ｉ
０２膜３３とのエツチング選択比を大きくしてマスクと
しての機能をもたせる目的から、−例として基板温度ｆ
ａｓｏ℃でＮ２ 、 ＮＨ３、８ｔＨ４ガ
スをそれぞれ７０゜６．６ＳＣＣＭ反応室に流し、反応
室の圧力ＩＴｏｒｒ。
几Ｆ電力ｔｏｏｗの条件下で形成する。この条件下での
８ｉＮ膜３２のバッファーＨＦ＆Ｃおけるエツチング速
度は約１７０Ａ／ｍｉｎと、Ｓ ｉ０２ ｇ ３３に比
べ約ｌ／６０となる。８ ｉ０２ ｇＸ ３３の形成に
際しては、−例として、Ｎ２．０２ 、ＰＨ３，８ｉＨ
４ガスをそれぞれ３０８ＬＭ、３００，１４０，４００
８ＣＣＭ反応室に流し、基板温度３００℃の条件下で８
ｉ０２ｇ（下層部）を約０．７μｍ成長させた後、ＰＨ
３流量を２０８０ＣＭに減らしてさらに約ｏ、ｚｐｍｃ
上層部）成長させる。従って、この場合には下層部のノ
（ツファ−ＨＦでの工、チング速度は約１μｍ／ｍｉｎ
となシ、上層部に比べ約２倍となる。
８ｉＮ膜３２のバッファーＨＦ＆Ｃおけるエツチング速
度は約１７０Ａ／ｍｉｎと、Ｓ ｉ０２ ｇ ３３に比
べ約ｌ／６０となる。８ ｉ０２ ｇＸ ３３の形成に
際しては、−例として、Ｎ２．０２ 、ＰＨ３，８ｉＨ
４ガスをそれぞれ３０８ＬＭ、３００，１４０，４００
８ＣＣＭ反応室に流し、基板温度３００℃の条件下で８
ｉ０２ｇ（下層部）を約０．７μｍ成長させた後、ＰＨ
３流量を２０８０ＣＭに減らしてさらに約ｏ、ｚｐｍｃ
上層部）成長させる。従って、この場合には下層部のノ
（ツファ−ＨＦでの工、チング速度は約１μｍ／ｍｉｎ
となシ、上層部に比べ約２倍となる。
次に第１図（ｂｌに示す様に、８ｉ０２膜３３上に通常
のホトプロセスにより、ゲート電極形成部分３４が例え
ば約０．４μｍＫ開口したホトレジス）／！３５を形成
した後、ＣＦ４ガスを用いたりアクティブイオンエツチ
ング（ＲＩＥ）法で８ ｉ０２ ｆｌ ３３およびＳｉ
Ｎ膜３膜管２．チングし、動作層３Ｌを露出させる。こ
のとき、サイドエツチングは殆んど行われないため、ホ
トレジスト層３５のパターンとほぼ同一のパターンが８
ｉ０２膜３３および８ｉＮ膜３２に形成される。
のホトプロセスにより、ゲート電極形成部分３４が例え
ば約０．４μｍＫ開口したホトレジス）／！３５を形成
した後、ＣＦ４ガスを用いたりアクティブイオンエツチ
ング（ＲＩＥ）法で８ ｉ０２ ｆｌ ３３およびＳｉ
Ｎ膜３膜管２．チングし、動作層３Ｌを露出させる。こ
のとき、サイドエツチングは殆んど行われないため、ホ
トレジスト層３５のパターンとほぼ同一のパターンが８
ｉ０２膜３３および８ｉＮ膜３２に形成される。
次に、第１図（ｃ）に示すように、バッファーＨＦ溶液
で例えば１公租度エツチングを施すと、ホトレジスト層
３５の開口より約１μｍ程度広い開口が５ｔｏ２膜３３
の上層部に形成されると同時にさらに約Ｌμｍ程度広い
開口が下層部に形成される。
で例えば１公租度エツチングを施すと、ホトレジスト層
３５の開口より約１μｍ程度広い開口が５ｔｏ２膜３３
の上層部に形成されると同時にさらに約Ｌμｍ程度広い
開口が下層部に形成される。
即ち、８ｉ０２膜３３の側壁にひさしが形成される。
この際８ｉＮ膜３２は殆んど工、チングされず、工、チ
ング前の開口幅が維持される。後に形成されるゲート電
極のゲート長はこの８ｉＮ膜３２の開口幅によって決ま
る。
ング前の開口幅が維持される。後に形成されるゲート電
極のゲート長はこの８ｉＮ膜３２の開口幅によって決ま
る。
次に、ＳｉＮ膜３膜管２スクとして露出した動作層３１
表面をＨ３ＰＯ４：Ｈ２Ｏ２：Ｈ２Ｏ系の工、チング液
で所定の深さく〜０．３μｍ）堀り込んだ後、アセトン
等の有機溶剤でホトレジスト層３５を除去し、しかる後
動作層３１とショットキ障壁を形成する金属として、例
えばＡｔ３６を直上から約０．６μｍ蒸着すると、第３
図（ｄｉに示すように、８ｉＮ膜３２の開口部および８
ｉ０２膜３３の開口部を通して動作ｆ１３１上に断面形
状が１字形をしたゲート電極３７が形成される。この際
、良好なショットキ特性を得る上でＡｔ３６蒸着前に２
００℃程度の基板加熱を施すことが望ましい。
表面をＨ３ＰＯ４：Ｈ２Ｏ２：Ｈ２Ｏ系の工、チング液
で所定の深さく〜０．３μｍ）堀り込んだ後、アセトン
等の有機溶剤でホトレジスト層３５を除去し、しかる後
動作層３１とショットキ障壁を形成する金属として、例
えばＡｔ３６を直上から約０．６μｍ蒸着すると、第３
図（ｄｉに示すように、８ｉＮ膜３２の開口部および８
ｉ０２膜３３の開口部を通して動作ｆ１３１上に断面形
状が１字形をしたゲート電極３７が形成される。この際
、良好なショットキ特性を得る上でＡｔ３６蒸着前に２
００℃程度の基板加熱を施すことが望ましい。
しかる後、第１図（ｅｌＫ示すようＩＣ，ｍシ込み部お
よびその近傍をホトレジスト層３８で覆い、Ａｔ３６を
Ｈ３ＰＯ４液でエツチングしくＡｔ３６は５ｉ０２膜３
３の側壁のひさし部で完全に段切れするので、ゲート電
極３７を侵さすに不要なＡｔ３６のみを容易に除去でき
る）、さらに露出した５ｉ０２膜３３をバッファーＨＦ
で除去した後、８ｉＮ膜３２をＲＩＥ法で除去し、ソー
ス電極３９、ドレイン電極４０を形成すれば、第１図げ
）に示すようなＧａＡｓＭＥ８ＦＥＴの基本構造ができ
上る。
よびその近傍をホトレジスト層３８で覆い、Ａｔ３６を
Ｈ３ＰＯ４液でエツチングしくＡｔ３６は５ｉ０２膜３
３の側壁のひさし部で完全に段切れするので、ゲート電
極３７を侵さすに不要なＡｔ３６のみを容易に除去でき
る）、さらに露出した５ｉ０２膜３３をバッファーＨＦ
で除去した後、８ｉＮ膜３２をＲＩＥ法で除去し、ソー
ス電極３９、ドレイン電極４０を形成すれば、第１図げ
）に示すようなＧａＡｓＭＥ８ＦＥＴの基本構造ができ
上る。
第２図（ａ）〜（ｆ）に本発明の他の実施例を示す。第
２図（ａｌに示すように、まず最初に半絶縁性Ｇ ａ
Ａ ｓ基板２０上１）Ｃｎ型ＧａＡｓ能動動作層２１（
電子濃度ｎ：３ Ｘ ＬＯ”７ｃｒｒＬ−３，厚さ１＝
Ｑ、４μｍ）をエピタキシャル成長させ、その上にプラ
ズマＣＶＤ法による８１Ｎ膜２２さらにＣＶ Ｄ ８
ｉ ０２腹２３を例えばそれぞれ約Ｏ１２μｍ、約０．
８μｍ成長する。５ｉ０２膜２３は基板温度４００℃の
条件下で通常の８ｉＨ４と０２ガスを用いた熱分解法で
形成する。一方、ＳｉＮ膜２膜管２成に際してはバッフ
ァーＨＦ（ｔＨＦ ： ６ ＮＨ４Ｆ ）における５ｉ
０２膜２３とのエツチング選択比を大きくしてマスクと
しての機能をもたせる目的から、−例として基板温度３
５０℃でＨ２，ＮＨ３，８ｉＨ４ガスをそれぞれ７０，
６，６ＳＣＣＭ反応室に流し、反応室の圧力Ｌ Ｔｏｒ
ｒ 、ＲＦ電力１００Ｗの条件下で形成する。これらの
条件下で形成した５ｉ０２膜２３およびＳｉＮ［２２の
バッファーＨＦにおけるエツチング速度はそれぞれ約６
０００ Ｘ／ｒｎ ｔ ｎ ＊約ＬＯＯＸ／ｍｉｎであ
シ、５ｉ０２膜２３のエツチング速度はＳｉＮ膜２膜管
２６０倍となる。次に５ｔｏ２膜２３上に通常のホトプ
ロセスにより、ゲート電極形成部分２４が例えば０．４
μｍに開口したホトレジスト層２５を形成した後、この
ホトレジスト層２５をマスクとしてＣＦ４ガスＩ
’ｌ用いたりアクティブイオンエツチング（ＲＩ
Ｅ）法によＪ８ｉ０２膜２３およびＳｉＮ膜２膜管２ツ
チングし動作Ｉｗ２１ｔ−露出させる。このときサイド
エツチングは殆んど行われないため、第２図（ｂｌに示
すようにホトレジスト層２５のパターンとほぼ同一のパ
ターンが５ｉ０２膜２３およびＳｉＮ膜２膜管２成され
る。
２図（ａｌに示すように、まず最初に半絶縁性Ｇ ａ
Ａ ｓ基板２０上１）Ｃｎ型ＧａＡｓ能動動作層２１（
電子濃度ｎ：３ Ｘ ＬＯ”７ｃｒｒＬ−３，厚さ１＝
Ｑ、４μｍ）をエピタキシャル成長させ、その上にプラ
ズマＣＶＤ法による８１Ｎ膜２２さらにＣＶ Ｄ ８
ｉ ０２腹２３を例えばそれぞれ約Ｏ１２μｍ、約０．
８μｍ成長する。５ｉ０２膜２３は基板温度４００℃の
条件下で通常の８ｉＨ４と０２ガスを用いた熱分解法で
形成する。一方、ＳｉＮ膜２膜管２成に際してはバッフ
ァーＨＦ（ｔＨＦ ： ６ ＮＨ４Ｆ ）における５ｉ
０２膜２３とのエツチング選択比を大きくしてマスクと
しての機能をもたせる目的から、−例として基板温度３
５０℃でＨ２，ＮＨ３，８ｉＨ４ガスをそれぞれ７０，
６，６ＳＣＣＭ反応室に流し、反応室の圧力Ｌ Ｔｏｒ
ｒ 、ＲＦ電力１００Ｗの条件下で形成する。これらの
条件下で形成した５ｉ０２膜２３およびＳｉＮ［２２の
バッファーＨＦにおけるエツチング速度はそれぞれ約６
０００ Ｘ／ｒｎ ｔ ｎ ＊約ＬＯＯＸ／ｍｉｎであ
シ、５ｉ０２膜２３のエツチング速度はＳｉＮ膜２膜管
２６０倍となる。次に５ｔｏ２膜２３上に通常のホトプ
ロセスにより、ゲート電極形成部分２４が例えば０．４
μｍに開口したホトレジスト層２５を形成した後、この
ホトレジスト層２５をマスクとしてＣＦ４ガスＩ
’ｌ用いたりアクティブイオンエツチング（ＲＩ
Ｅ）法によＪ８ｉ０２膜２３およびＳｉＮ膜２膜管２ツ
チングし動作Ｉｗ２１ｔ−露出させる。このときサイド
エツチングは殆んど行われないため、第２図（ｂｌに示
すようにホトレジスト層２５のパターンとほぼ同一のパ
ターンが５ｉ０２膜２３およびＳｉＮ膜２膜管２成され
る。
次に、第２図（Ｃ１に示すようにバッファーＨＦ溶液で
例えば１公租度エツチング処理を施すことＫより、ホト
レジストＮ２５の開口よυ約１μｍ程度広い開口を８ｉ
０２膜２３に形成する。この際、８ｉＮ膜２２は殆んど
エツチングされず工、チング前の開口幅がほぼ維持され
る。後に形成されるゲート電極のゲート長はこのＳｉＮ
膜２膜管２口［Ｋよって決まる。次にホトレジスト層２
５をアセント等の有機溶剤で除去した後、８ｉＮ膜２２
をマスクとして露出した動作層２Ｌ表面をＨ３ＰＯ４：
Ｈ２Ｏ２：Ｈ２Ｏ系のエツチング液を用いて所定の深さ
く〜０．３μｍ）堀り込む。
例えば１公租度エツチング処理を施すことＫより、ホト
レジストＮ２５の開口よυ約１μｍ程度広い開口を８ｉ
０２膜２３に形成する。この際、８ｉＮ膜２２は殆んど
エツチングされず工、チング前の開口幅がほぼ維持され
る。後に形成されるゲート電極のゲート長はこのＳｉＮ
膜２膜管２口［Ｋよって決まる。次にホトレジスト層２
５をアセント等の有機溶剤で除去した後、８ｉＮ膜２２
をマスクとして露出した動作層２Ｌ表面をＨ３ＰＯ４：
Ｈ２Ｏ２：Ｈ２Ｏ系のエツチング液を用いて所定の深さ
く〜０．３μｍ）堀り込む。
しかる後、動作ＷＩ２１とシツ、トキ障壁を形成する金
属として例えばＡｔ２６を直上から約０．６μホ蒸着す
ることによＦ）、５ｉ０２膜２３およびＳｉＮ膜２膜管
２口部を通して堀り込み部に断面形状が１字形をしたゲ
ート電極２６［を形成する。この際、良好なシ四ットキ
特性を得る上で、Ａｔ２６蒸着前に２００℃程度の基板
加熱を施すことが望ましい。次に粘度が比較的大きいホ
トレジスト（ＡＺＬ３５０Ｊ）を例えば厚さ約２μｍ程
度にスピンコード法で塗布することにより、第２図（ｄ
） Ｋ示すような表面が殆んど平坦なホトレジスト序２
７を形成する。
属として例えばＡｔ２６を直上から約０．６μホ蒸着す
ることによＦ）、５ｉ０２膜２３およびＳｉＮ膜２膜管
２口部を通して堀り込み部に断面形状が１字形をしたゲ
ート電極２６［を形成する。この際、良好なシ四ットキ
特性を得る上で、Ａｔ２６蒸着前に２００℃程度の基板
加熱を施すことが望ましい。次に粘度が比較的大きいホ
トレジスト（ＡＺＬ３５０Ｊ）を例えば厚さ約２μｍ程
度にスピンコード法で塗布することにより、第２図（ｄ
） Ｋ示すような表面が殆んど平坦なホトレジスト序２
７を形成する。
次にｔＪＺＺ図（ｅｌに示すように、０２ガスを用いた
ＲＩＥ法によりホトレジスト層２７をエツチングしてＡ
ｔ２６を露出させる。このとき、ゲート電極２６１上に
は段差に相当した厚さのホトレジスト層２７が残る。最
後にホトレジスト／Ｆ５２７をマスクとして露出したＡ
ｔ２６をＨ３ＰＯ４系のエツチング液を用いて除去し、
続いて露出した５ｉ０２膜２３を前述したＲＩＥ法で除
去し、さらにホトレジストｆｆ１２７ｔｌ去？＆、８
ｉ Ｎ ｆｆ１２２ ｔ−スヘ−ｆ 材（！： した通
常のり７トオ７プロセスにより、ソース電極２８、ドレ
イン電極２９を形成すれば、第２図げ）゛に示すような
ＧａＡｓＭＥ８ＦＥＴの基本措造ができ上る。
ＲＩＥ法によりホトレジスト層２７をエツチングしてＡ
ｔ２６を露出させる。このとき、ゲート電極２６１上に
は段差に相当した厚さのホトレジスト層２７が残る。最
後にホトレジスト／Ｆ５２７をマスクとして露出したＡ
ｔ２６をＨ３ＰＯ４系のエツチング液を用いて除去し、
続いて露出した５ｉ０２膜２３を前述したＲＩＥ法で除
去し、さらにホトレジストｆｆ１２７ｔｌ去？＆、８
ｉ Ｎ ｆｆ１２２ ｔ−スヘ−ｆ 材（！： した通
常のり７トオ７プロセスにより、ソース電極２８、ドレ
イン電極２９を形成すれば、第２図げ）゛に示すような
ＧａＡｓＭＥ８ＦＥＴの基本措造ができ上る。
尚、ホトレジスト層２７をマスクとして、Ａｔ２６．５
ｔｏｚ膜２３および８ｉＮ厄２２を連続して除去し、ゲ
ート電極２６１のハツトの部分を若干サイドエツチング
した後、動作層２【とオーミックコンタクトを形成する
金属を直上より被着、リフトオフすれば、ソース電極２
８およびドレイン電極２９をゲート電極２６１に対して
自己整合的に形成できる。
ｔｏｚ膜２３および８ｉＮ厄２２を連続して除去し、ゲ
ート電極２６１のハツトの部分を若干サイドエツチング
した後、動作層２【とオーミックコンタクトを形成する
金属を直上より被着、リフトオフすれば、ソース電極２
８およびドレイン電極２９をゲート電極２６１に対して
自己整合的に形成できる。
以上述べてきた様に１本発明による微細ゲート電極の形
成方法を用いれば、無揚物であるＳｉＮ膜および８ｉ０
２膜がゲート形成時のマスクとなるため、ゲート金属蒸
着前に高温での基板加熱が可能となシ、従来の様なホト
レジストからの不純物の蒸発、汚染もないため、良好な
ショットキ特性が再現性良く得られるばかりでなく、０
．５μｍ以下のゲート長でかつ断面形状が１字形をした
微細ゲート電極が形成できるため、大部なゲート抵抗の
低減が可能となシ、その結果Ｘ帯以上の超高周波におい
ても低ＮＦで高利得のＧａＡｓＭＥ８ＦＥＴを得ること
が可能となった。
成方法を用いれば、無揚物であるＳｉＮ膜および８ｉ０
２膜がゲート形成時のマスクとなるため、ゲート金属蒸
着前に高温での基板加熱が可能となシ、従来の様なホト
レジストからの不純物の蒸発、汚染もないため、良好な
ショットキ特性が再現性良く得られるばかりでなく、０
．５μｍ以下のゲート長でかつ断面形状が１字形をした
微細ゲート電極が形成できるため、大部なゲート抵抗の
低減が可能となシ、その結果Ｘ帯以上の超高周波におい
ても低ＮＦで高利得のＧａＡｓＭＥ８ＦＥＴを得ること
が可能となった。
第１図ｆａｌ〜（ｆ）は本発明の一実施例を示す工程断
面図、第２図（ａｌ〜げ）は本発明の他の実施例を説明
スル工程断面図、第３ 図ハＣＶＤ ８ ｉ ０２膜（
７）ＰＨ３／８ｉＨ４流量比に対するエツチング速度の
関係図、第４図は従来例を示す断面口でちる。 １０・・・・・・半絶縁性基板、【【・・・・・・動作
層、１２・・・・・・ホトレジスト、１３・・・・・・
シロットキ金ｆｉ、１４・・・・・・ゲート電極、２０
，３０・・・・・・半絶縁性ＧａＡｓ基板、２１．３１
−・・−ｎ型ＧａＡｓ能動動作層、２２゜３２・・・・
・・ＳｉＮ膜、２３．３３・・・・・・５ｉ０２膜、２
４゜３４・・・・・・ゲート電極形成部分、２５．２７
，３５゜３８・・・・・・ホトレジス）ａ、２６，３６
・・・・・・Ａｔ。 ２６１．３７・・・・・・ゲート電極、２８．３９・・
・・・・ソースｆ Ｔ−把斥・
２９ ・ ４０ °−−−−° ）’ｔ／（７’ｒｌ
極・代理人 弁理士 内 原 晋′″−”＝”
’＋第１図 第２図 第３図 Ｏθｌ ０，２ θ３ ０４ＰＨ３／Ｓ訪４
流量比 第４図 什”−ト電４品 金属 本トレジスタ Ｇ＾ＡｓｖＪ作層 半！ｌ！＃叙＋生ＧａＡｓ基級
面図、第２図（ａｌ〜げ）は本発明の他の実施例を説明
スル工程断面図、第３ 図ハＣＶＤ ８ ｉ ０２膜（
７）ＰＨ３／８ｉＨ４流量比に対するエツチング速度の
関係図、第４図は従来例を示す断面口でちる。 １０・・・・・・半絶縁性基板、【【・・・・・・動作
層、１２・・・・・・ホトレジスト、１３・・・・・・
シロットキ金ｆｉ、１４・・・・・・ゲート電極、２０
，３０・・・・・・半絶縁性ＧａＡｓ基板、２１．３１
−・・−ｎ型ＧａＡｓ能動動作層、２２゜３２・・・・
・・ＳｉＮ膜、２３．３３・・・・・・５ｉ０２膜、２
４゜３４・・・・・・ゲート電極形成部分、２５．２７
，３５゜３８・・・・・・ホトレジス）ａ、２６，３６
・・・・・・Ａｔ。 ２６１．３７・・・・・・ゲート電極、２８．３９・・
・・・・ソースｆ Ｔ−把斥・
２９ ・ ４０ °−−−−° ）’ｔ／（７’ｒｌ
極・代理人 弁理士 内 原 晋′″−”＝”
’＋第１図 第２図 第３図 Ｏθｌ ０，２ θ３ ０４ＰＨ３／Ｓ訪４
流量比 第４図 什”−ト電４品 金属 本トレジスタ Ｇ＾ＡｓｖＪ作層 半！ｌ！＃叙＋生ＧａＡｓ基級
Claims (2)
- （１）半導体動作層上に第１の絶縁膜およびこの第１の
絶縁膜よりエッチング速度が大きい第２の絶縁膜を形成
する工程と、これら第１および第２の絶縁膜にゲート形
成用開口を設ける工程と、少なくとも前記第１の絶縁膜
をマスクとして露出した前記動作層を所定の深さ堀り込
む工程と、金目を前記第１および第２の絶縁膜の前記開
口部を通して前記動作層上に被着してゲート電極を形成
する工程と、前記ゲート電極を包み込むように少なくと
も前記開口部をホトレジストで覆い、前記第２の絶縁膜
上の前記金属を除去する工程とを含むことを特徴とする
半導体装置の製造方法。 - （２）前記第１の絶縁膜はシリコン窒化膜であり、前記
第２の絶縁膜はシリコン酸化膜であることを特徴とする
特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19090884A JPS6169175A (ja) | 1984-09-12 | 1984-09-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19090884A JPS6169175A (ja) | 1984-09-12 | 1984-09-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6169175A true JPS6169175A (ja) | 1986-04-09 |
Family
ID=16265714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19090884A Pending JPS6169175A (ja) | 1984-09-12 | 1984-09-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6169175A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04223342A (ja) * | 1990-12-26 | 1992-08-13 | Mitsubishi Electric Corp | 半導体装置のゲート電極とその製造方法 |
| JP2007242652A (ja) * | 2006-03-06 | 2007-09-20 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
-
1984
- 1984-09-12 JP JP19090884A patent/JPS6169175A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04223342A (ja) * | 1990-12-26 | 1992-08-13 | Mitsubishi Electric Corp | 半導体装置のゲート電極とその製造方法 |
| JP2007242652A (ja) * | 2006-03-06 | 2007-09-20 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
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