JPH047101B2 - - Google Patents
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- JPH047101B2 JPH047101B2 JP58098844A JP9884483A JPH047101B2 JP H047101 B2 JPH047101 B2 JP H047101B2 JP 58098844 A JP58098844 A JP 58098844A JP 9884483 A JP9884483 A JP 9884483A JP H047101 B2 JPH047101 B2 JP H047101B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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Description
【発明の詳細な説明】
本発明は電界効果トランジスタの製造方法に関
し、さらに詳しくはシヨツトキ障壁接合をゲート
電極に用いたマイクロ波用GaAsシヨツトキゲー
ト型電界効果トランジスタ（GaAsMESFET）、
特にセルフアライメント（自己整合）形
GaAsMESFETの製造方法に関する。
し、さらに詳しくはシヨツトキ障壁接合をゲート
電極に用いたマイクロ波用GaAsシヨツトキゲー
ト型電界効果トランジスタ（GaAsMESFET）、
特にセルフアライメント（自己整合）形
GaAsMESFETの製造方法に関する。
GaAsMESFETは、Siバイポーラトランジスタ
の特性限界を打破するマイクロ波トランジスタと
してすでに実用化されている。このような
GaAsMESFETの高周波特性はゲート長を短縮
し、寄生抵抗を低減することによつて改善でき
る。そのため、Ｘ帯以上の超高周波用
GaAsMESFETにおいては通常、ゲート長は0.5
〜1.0μｍのものが用いられている。従来このよう
な短いゲートをもつたGaAsMESFETは次のよ
うな方法で作られている。即ち、第１図ａに示す
ような半絶縁性GaAs基板１０上に形成されたｎ
型GaAs動作層１１表面に0.5〜1.0μｍの開口部を
有するホトレジスト１２を設け、必要とする飽和
ドレイン電流IDSS（あるいはピンオフ電圧VP）に
調整するため及びソース抵抗の低減さらには後の
リフトオフ工程を容易にするために開口部の動作
層１１を化学エツチングで掘り込んだ後、直上か
らシヨツトキ金属１３を全面に蒸着し、ホトレジ
スト１２を取り除くことにより開口部分にのみ金
属を残す、いわゆるリフトオフ法でゲート電極１
４を形成した後、第１図ｂに示すようにソース電
極１５ドレイン電極１６を第１図ａと同様にオー
ミツク金属を蒸着、リフトオフして形成すること
によりGaAsMESFETの基本構造を得る方法で
ある。
の特性限界を打破するマイクロ波トランジスタと
してすでに実用化されている。このような
GaAsMESFETの高周波特性はゲート長を短縮
し、寄生抵抗を低減することによつて改善でき
る。そのため、Ｘ帯以上の超高周波用
GaAsMESFETにおいては通常、ゲート長は0.5
〜1.0μｍのものが用いられている。従来このよう
な短いゲートをもつたGaAsMESFETは次のよ
うな方法で作られている。即ち、第１図ａに示す
ような半絶縁性GaAs基板１０上に形成されたｎ
型GaAs動作層１１表面に0.5〜1.0μｍの開口部を
有するホトレジスト１２を設け、必要とする飽和
ドレイン電流IDSS（あるいはピンオフ電圧VP）に
調整するため及びソース抵抗の低減さらには後の
リフトオフ工程を容易にするために開口部の動作
層１１を化学エツチングで掘り込んだ後、直上か
らシヨツトキ金属１３を全面に蒸着し、ホトレジ
スト１２を取り除くことにより開口部分にのみ金
属を残す、いわゆるリフトオフ法でゲート電極１
４を形成した後、第１図ｂに示すようにソース電
極１５ドレイン電極１６を第１図ａと同様にオー
ミツク金属を蒸着、リフトオフして形成すること
によりGaAsMESFETの基本構造を得る方法で
ある。
しかしながらこの様な従来の方法には次のよう
な欠点がある。即ち、リフトオフ方は有機物であ
るホトレジストを付けた状態でゲート金属を蒸着
しなければならないため、動作層表面に付着して
いる水分を除去するに充分な温度での基板の加熱
がレジストパターンの変形を起こしてしまうので
これができず、またホトレジストから不純物が蒸
発しGaAs表面を汚染する等のため、良好なシヨ
ツトキ特性が再現性よく得られなかつた。また、
動作層を単に化学エツチングのみで掘り込む方式
では、掘り込んだ場所の膜厚が均一にならず、動
作層の膜厚分布がそのまま飽和ドレイン電流IDSS
の分布として現われるため、IDSSがウエーハ面内
でばらつくという欠点がある。さらにゲート電極
１４に近接してソースおよびドレイン電極１５，
１６を設けるにはマスクの位置合わせを必要とす
るが、このマスク合わせを行うときに合わせずれ
を生じる。この合わせずれは再現性がなく、方
向、大きさもその都度異なる。この合わせずれは
直接ソース抵抗等に影響し、高周波特性をばらつ
かせる。即ち、マスクの位置合わせ精度により素
子の特性が大きく影響されるという欠点がある。
な欠点がある。即ち、リフトオフ方は有機物であ
るホトレジストを付けた状態でゲート金属を蒸着
しなければならないため、動作層表面に付着して
いる水分を除去するに充分な温度での基板の加熱
がレジストパターンの変形を起こしてしまうので
これができず、またホトレジストから不純物が蒸
発しGaAs表面を汚染する等のため、良好なシヨ
ツトキ特性が再現性よく得られなかつた。また、
動作層を単に化学エツチングのみで掘り込む方式
では、掘り込んだ場所の膜厚が均一にならず、動
作層の膜厚分布がそのまま飽和ドレイン電流IDSS
の分布として現われるため、IDSSがウエーハ面内
でばらつくという欠点がある。さらにゲート電極
１４に近接してソースおよびドレイン電極１５，
１６を設けるにはマスクの位置合わせを必要とす
るが、このマスク合わせを行うときに合わせずれ
を生じる。この合わせずれは再現性がなく、方
向、大きさもその都度異なる。この合わせずれは
直接ソース抵抗等に影響し、高周波特性をばらつ
かせる。即ち、マスクの位置合わせ精度により素
子の特性が大きく影響されるという欠点がある。
本発明の目的は、基板加熱ができ、かつ掘り込
み部の膜厚を均一にする電界効果トランジスタの
製造方法を提供することにある。
み部の膜厚を均一にする電界効果トランジスタの
製造方法を提供することにある。
本発明によれば、半絶縁性基板上の半導体動作
層上にスペーサとなる第１の絶縁膜よりエツチン
グ速度の遅いマスクとなる第２の絶縁膜をこの順
序に積層し、さらにその上にソース、ドレインお
よびゲート電極形成部分が開口した第１のホトレ
ジスト層を形成する工程と、該第１のホトレジス
ト層をマスクとして前記第１、第２の絶縁膜をリ
アクテイブスパツタエツチングで除去した後、ゲ
ート電極形成部分が選択的に開口した第２のホト
レジスト層を形成し、化学エツチングにより露出
した前記第１の絶縁膜の側壁部を所定の量サイド
エツチングした後、露出した前記動作層を陽極酸
化し、形成された酸化被膜を除去することにより
掘り込み部を設け、前記ゲート電極形成部分の前
記動作層厚を均一化し、前記第１、第２のホトレ
ジスト層を除去した後、前記ゲート電極形成部分
を選択的に第３のホトレジスト層で覆い、化学エ
ツチングにより露出した前記第１の絶縁膜の側壁
部をサイドエツチングした後、前記動作層とオー
ミツクコンタクトを形成する金属を直上より被着
し、前記第３のホトレジストを除去することによ
り、該第３のホトレジスト層上の前記オーミツク
金属も同時に除去した後、合金化処理を施すこと
により、前記ソースおよびドレイン電極形成部分
に低接触抵抗のソースおよびドレイン電極を形成
する工程と、ゲート電極形成部分が選択的に開口
した第４のホトレジスト層を形成した後、前記掘
り込み部をさらに化学エツチングで所定の深さ掘
り込み、前記第４のホトレジスト層を除去した
後、前記動作層とシヨツトキ障壁を形成する金属
を直上より被着することにより、前記第２の絶縁
膜の開口部を通して前記掘り込み部にゲート電極
を前記ソースおよびドレイン電極に対してセルフ
アライン的に形成する工程と、前記掘り込み部お
よびその近傍を第５のホトレジスト層で覆つた
後、化学エツチングで前記ゲート金属、続いて前
記第１の絶縁膜を選択的に除去する工程とを含む
ことを特徴とする電界効果トランジスタの製造方
法が得られる。
層上にスペーサとなる第１の絶縁膜よりエツチン
グ速度の遅いマスクとなる第２の絶縁膜をこの順
序に積層し、さらにその上にソース、ドレインお
よびゲート電極形成部分が開口した第１のホトレ
ジスト層を形成する工程と、該第１のホトレジス
ト層をマスクとして前記第１、第２の絶縁膜をリ
アクテイブスパツタエツチングで除去した後、ゲ
ート電極形成部分が選択的に開口した第２のホト
レジスト層を形成し、化学エツチングにより露出
した前記第１の絶縁膜の側壁部を所定の量サイド
エツチングした後、露出した前記動作層を陽極酸
化し、形成された酸化被膜を除去することにより
掘り込み部を設け、前記ゲート電極形成部分の前
記動作層厚を均一化し、前記第１、第２のホトレ
ジスト層を除去した後、前記ゲート電極形成部分
を選択的に第３のホトレジスト層で覆い、化学エ
ツチングにより露出した前記第１の絶縁膜の側壁
部をサイドエツチングした後、前記動作層とオー
ミツクコンタクトを形成する金属を直上より被着
し、前記第３のホトレジストを除去することによ
り、該第３のホトレジスト層上の前記オーミツク
金属も同時に除去した後、合金化処理を施すこと
により、前記ソースおよびドレイン電極形成部分
に低接触抵抗のソースおよびドレイン電極を形成
する工程と、ゲート電極形成部分が選択的に開口
した第４のホトレジスト層を形成した後、前記掘
り込み部をさらに化学エツチングで所定の深さ掘
り込み、前記第４のホトレジスト層を除去した
後、前記動作層とシヨツトキ障壁を形成する金属
を直上より被着することにより、前記第２の絶縁
膜の開口部を通して前記掘り込み部にゲート電極
を前記ソースおよびドレイン電極に対してセルフ
アライン的に形成する工程と、前記掘り込み部お
よびその近傍を第５のホトレジスト層で覆つた
後、化学エツチングで前記ゲート金属、続いて前
記第１の絶縁膜を選択的に除去する工程とを含む
ことを特徴とする電界効果トランジスタの製造方
法が得られる。
前記本発明によれば、無機物の絶縁膜がゲート
形成時のマスクとなるため、ゲート金属蒸着前に
十分な温度での基板の加熱が可能であり、従来の
ようなホトレジストからの不純物の蒸発、汚染も
ないため、良好なシヨツトキ特性が再現性よく得
られるばかりでなく、動作層は陽極酸化により均
一化されるとともに、ソース、ドレインおよびゲ
ートの各電極間距離はマスクの位置合わせ精度に
関係なく、ほぼ１枚のホトマスクで決定されるた
め、特性の揃つた素子を再現性よく生産すること
ができる。
形成時のマスクとなるため、ゲート金属蒸着前に
十分な温度での基板の加熱が可能であり、従来の
ようなホトレジストからの不純物の蒸発、汚染も
ないため、良好なシヨツトキ特性が再現性よく得
られるばかりでなく、動作層は陽極酸化により均
一化されるとともに、ソース、ドレインおよびゲ
ートの各電極間距離はマスクの位置合わせ精度に
関係なく、ほぼ１枚のホトマスクで決定されるた
め、特性の揃つた素子を再現性よく生産すること
ができる。
以下、本発明の一実施例としてＸ−バンドの
GaAsMESFETを例にとり詳しく説明する。
GaAsMESFETを例にとり詳しく説明する。
第２図ａ〜ｇは本発明の実施例を説明するため
の図で、製作工程の要部断面図を示す。第２図ａ
に示すように、まず最初に半絶縁性GaAs基板２
０上にｎ型GaAs能動動作層２１（電子濃度ｎ
1017cm-3、厚さｔ0.6μｍ）をエピタキシヤル成
長させ、その上にスペーサとなるCVDSiO2膜２
２、さらにゲート電極形成の際マスクとなるプラ
ズマCVDSi膜２３を例えばそれぞれ約0.4μｍ、
約0.3μｍの厚さに形成する。SiO2膜２２は基板温
度400℃の条件下で通常のSiH4とO2ガスを用いた
熱分解法で形成する。一方SiN膜２３の形成に際
しては、バツフアーHF（HF：6NH4F）における
SiO2膜２２とのエツチング選択比を大きくして
マスク効果をもたせる目的から、一例として基板
温度350℃でN2、NH3、SiH4ガスをそれぞれ70、
６、6SCCM反応室に流し、反応室の圧力1TOrr、
RF電力100Wの条件下でSiN膜２３を形成する。
これらの条件下で形成したSiO2膜２２およびSiN
膜２３のバツフアーHFに対するエツチング速度
はそれぞれ約6000Å／min、約100Å／minであ
り、SiO2膜２２のエツチング速度はSiN膜２３の
約60倍となる。次にSiN膜２３上にホトレジスト
（AZ1370）を塗布した後、通常のホトプロセスに
より、ソース、ドレインおよびゲート電極形成部
分２４，２５，２６のホトレジストを開口し、例
えばゲート電極形成部分２６の開口幅が0.5〜
1.0μｍ程度、ソースおよびドレイン電極形成部分
２４，２５とゲート電極形成部分２６の間隔が
2μｍ程度となるようにホトレジスト層２７をパ
ターニングする。次に第２図ｂに示すようにホト
レジスト層２７をマスクとしてCF4ガスを用いた
リアクテイブスパツタ法によりSiN膜２３および
SiO2膜２２をエツチングし、動作層２１を露出
させる。このとき、サイドエツチングは殆んど行
なわれないため、ホトレジスト層２７のパターン
とほぼ同一のパターンがSiN膜２３およびSiO2膜
２２に形成される。次に通常のホトプロセスによ
り、ゲート電極形成部分２６が選択的に開口した
ホトレジスト層２８を形成する。この際、ホトレ
ジスト層２７の表面にはリアクテイブスパツタエ
ツチング時に生じた弗素原子を多く含む変質層が
形成されており、この変質層はAZ系レジストの
溶剤であるｎ−ブチルアセテート等の有機溶媒や
AZ系レジストの現像液に不溶であるため、ホト
レジスト層２７は変形することなく元のパターン
が維持される。また、ホトレジスト層２８は少な
くともソースおよびドレイン電極形成部分２４，
２５の露出した動作層２１表面を覆つていればよ
く、この工程でのマスク合わせ精度、即ちホトレ
ジスト層２８の位置合わせ精度はあまり要求され
ない。次にSiO2膜２２の側壁部が例えば約0.5μｍ
サイドエツチングされるようにバツフアーHFを
用いてエツチングする。このとき、SiN膜２３の
エツチング速度は約1/60と遅いので殆んど（〜80
Å）エツチングされず、エツチング前の開口幅が
ほぼ維持される。後に形成されるゲート電極のゲ
ート長はこのSiN膜２３の開口幅によつて決ま
る。また、SiO2膜２２のサイドエツチング量を
増やすことによりゲート逆耐圧を高くできるが、
逆に出力電力は低下する傾向にあるので、サイド
エツチング量はデバイスに要求される特性に応じ
て決定される。次に光遮断下にて露出した動作層
２１表面を３％酒石酸水溶液１容積とエチレング
リコール２容積とからなる電界液中で陽極酸化し
ては形成された酸化被膜を除去することを繰り返
すことにより動作層２１のエピ厚を均一化する。
陽極酸化は酸化被膜直下の動作層２１に形成され
る空乏層が半絶縁性基板２０に到達してピンチオ
フ状態となると、酸化被膜の成長が自然に停止す
ることを利用したものであり、従つてピンチオフ
電圧をウエーハ全面に亘つて均一化することがで
き、結果としてエピ厚を均一にすることができ
る。ここでは動作層２１のエピ厚が約0.45μｍに
均一化される。次にレジスト剥離剤（Ｊ−100）
を用いてホトレジスト層２７，２８を除去した
後、第２図ｃに示すようにゲート電極形成部分２
６を選択的にホトレジスト層２９で被覆する。こ
の際、ホトレジスト層２９は少なくともゲート電
極形成部分２６を覆つていればよく、この工程で
のマスク合わせ精度もあまり要求されない。次に
後に蒸着によつて形成されるオーミツク金属のリ
フトオフ及び最終工程でのSiO2膜２２の除去を
容易にするために、SiO2膜２２の側壁部をバツ
フアーHFで例えば0.3μｍ程度サイドエツチング
した後、動作層２１とオーミツクコンタクトを形
成する金属として、例えばAuGeNi／Au３０を
直上から約0.3μｍ蒸着する。次に、アセトン等の
有機溶剤でホトレジスト層２９を除去することに
より、ホトレジスト層２９上に被着された
AuGeNi／Au３０も同時に除去した後、H2ガス
雰囲気中で450℃、１分間程度熱処理を施して低
接触抵抗のソース電極３１、ドレイン電極３２を
形成する。次に第２図ｄに示すように、再度ゲー
ト電極形成部分２６が選択的に開口したホトレジ
スト層３３を形成する。この工程でのマスク合わ
せ精度も先の工程と同様あまり要求されない。次
に露出した動作層２１をさらにH3PO4：H2O2：
H2O系のエツチング液を用いて所定のピンチオ
フ電圧（あるいは飽和ドレイン電流）が得られる
まで掘り込む（リセス形成）。ここでは約0.25μｍ
掘り込めば所定のピンチオフ電圧（〜4V）が得
られる。次にホトレジスト層３３を除去した後、
動作層２１とシヨツトキ障壁を形成する金属とし
て、例えばAl３４を直上から約0.5μｍ蒸着する
と、第２図ｅに示すようにSiN膜２３の開口部を
通してリセス部にゲート電極３４１がソースおよ
びドレイン電極３１，３２に対してセルフアライ
ン的に形成される。この際、良好なシヨツトキ障
壁を形成する上で、Al３４蒸着前に200℃程度の
基板加熱を施すことが望ましい。最後に、第２図
ｆに示すようにリセス部およびその近傍をホトレ
ジスト３５で覆い、Al３４をH3PO4液でエツチ
ングし、続いて露出したSiO2膜２２をバツフア
ーHFで除去した後、ホトレジスト層３５を除去
することにより、第２図ｇに示すようなセルフア
ラインメント形GaAsMESFETの基本構造がで
き上る。
の図で、製作工程の要部断面図を示す。第２図ａ
に示すように、まず最初に半絶縁性GaAs基板２
０上にｎ型GaAs能動動作層２１（電子濃度ｎ
1017cm-3、厚さｔ0.6μｍ）をエピタキシヤル成
長させ、その上にスペーサとなるCVDSiO2膜２
２、さらにゲート電極形成の際マスクとなるプラ
ズマCVDSi膜２３を例えばそれぞれ約0.4μｍ、
約0.3μｍの厚さに形成する。SiO2膜２２は基板温
度400℃の条件下で通常のSiH4とO2ガスを用いた
熱分解法で形成する。一方SiN膜２３の形成に際
しては、バツフアーHF（HF：6NH4F）における
SiO2膜２２とのエツチング選択比を大きくして
マスク効果をもたせる目的から、一例として基板
温度350℃でN2、NH3、SiH4ガスをそれぞれ70、
６、6SCCM反応室に流し、反応室の圧力1TOrr、
RF電力100Wの条件下でSiN膜２３を形成する。
これらの条件下で形成したSiO2膜２２およびSiN
膜２３のバツフアーHFに対するエツチング速度
はそれぞれ約6000Å／min、約100Å／minであ
り、SiO2膜２２のエツチング速度はSiN膜２３の
約60倍となる。次にSiN膜２３上にホトレジスト
（AZ1370）を塗布した後、通常のホトプロセスに
より、ソース、ドレインおよびゲート電極形成部
分２４，２５，２６のホトレジストを開口し、例
えばゲート電極形成部分２６の開口幅が0.5〜
1.0μｍ程度、ソースおよびドレイン電極形成部分
２４，２５とゲート電極形成部分２６の間隔が
2μｍ程度となるようにホトレジスト層２７をパ
ターニングする。次に第２図ｂに示すようにホト
レジスト層２７をマスクとしてCF4ガスを用いた
リアクテイブスパツタ法によりSiN膜２３および
SiO2膜２２をエツチングし、動作層２１を露出
させる。このとき、サイドエツチングは殆んど行
なわれないため、ホトレジスト層２７のパターン
とほぼ同一のパターンがSiN膜２３およびSiO2膜
２２に形成される。次に通常のホトプロセスによ
り、ゲート電極形成部分２６が選択的に開口した
ホトレジスト層２８を形成する。この際、ホトレ
ジスト層２７の表面にはリアクテイブスパツタエ
ツチング時に生じた弗素原子を多く含む変質層が
形成されており、この変質層はAZ系レジストの
溶剤であるｎ−ブチルアセテート等の有機溶媒や
AZ系レジストの現像液に不溶であるため、ホト
レジスト層２７は変形することなく元のパターン
が維持される。また、ホトレジスト層２８は少な
くともソースおよびドレイン電極形成部分２４，
２５の露出した動作層２１表面を覆つていればよ
く、この工程でのマスク合わせ精度、即ちホトレ
ジスト層２８の位置合わせ精度はあまり要求され
ない。次にSiO2膜２２の側壁部が例えば約0.5μｍ
サイドエツチングされるようにバツフアーHFを
用いてエツチングする。このとき、SiN膜２３の
エツチング速度は約1/60と遅いので殆んど（〜80
Å）エツチングされず、エツチング前の開口幅が
ほぼ維持される。後に形成されるゲート電極のゲ
ート長はこのSiN膜２３の開口幅によつて決ま
る。また、SiO2膜２２のサイドエツチング量を
増やすことによりゲート逆耐圧を高くできるが、
逆に出力電力は低下する傾向にあるので、サイド
エツチング量はデバイスに要求される特性に応じ
て決定される。次に光遮断下にて露出した動作層
２１表面を３％酒石酸水溶液１容積とエチレング
リコール２容積とからなる電界液中で陽極酸化し
ては形成された酸化被膜を除去することを繰り返
すことにより動作層２１のエピ厚を均一化する。
陽極酸化は酸化被膜直下の動作層２１に形成され
る空乏層が半絶縁性基板２０に到達してピンチオ
フ状態となると、酸化被膜の成長が自然に停止す
ることを利用したものであり、従つてピンチオフ
電圧をウエーハ全面に亘つて均一化することがで
き、結果としてエピ厚を均一にすることができ
る。ここでは動作層２１のエピ厚が約0.45μｍに
均一化される。次にレジスト剥離剤（Ｊ−100）
を用いてホトレジスト層２７，２８を除去した
後、第２図ｃに示すようにゲート電極形成部分２
６を選択的にホトレジスト層２９で被覆する。こ
の際、ホトレジスト層２９は少なくともゲート電
極形成部分２６を覆つていればよく、この工程で
のマスク合わせ精度もあまり要求されない。次に
後に蒸着によつて形成されるオーミツク金属のリ
フトオフ及び最終工程でのSiO2膜２２の除去を
容易にするために、SiO2膜２２の側壁部をバツ
フアーHFで例えば0.3μｍ程度サイドエツチング
した後、動作層２１とオーミツクコンタクトを形
成する金属として、例えばAuGeNi／Au３０を
直上から約0.3μｍ蒸着する。次に、アセトン等の
有機溶剤でホトレジスト層２９を除去することに
より、ホトレジスト層２９上に被着された
AuGeNi／Au３０も同時に除去した後、H2ガス
雰囲気中で450℃、１分間程度熱処理を施して低
接触抵抗のソース電極３１、ドレイン電極３２を
形成する。次に第２図ｄに示すように、再度ゲー
ト電極形成部分２６が選択的に開口したホトレジ
スト層３３を形成する。この工程でのマスク合わ
せ精度も先の工程と同様あまり要求されない。次
に露出した動作層２１をさらにH3PO4：H2O2：
H2O系のエツチング液を用いて所定のピンチオ
フ電圧（あるいは飽和ドレイン電流）が得られる
まで掘り込む（リセス形成）。ここでは約0.25μｍ
掘り込めば所定のピンチオフ電圧（〜4V）が得
られる。次にホトレジスト層３３を除去した後、
動作層２１とシヨツトキ障壁を形成する金属とし
て、例えばAl３４を直上から約0.5μｍ蒸着する
と、第２図ｅに示すようにSiN膜２３の開口部を
通してリセス部にゲート電極３４１がソースおよ
びドレイン電極３１，３２に対してセルフアライ
ン的に形成される。この際、良好なシヨツトキ障
壁を形成する上で、Al３４蒸着前に200℃程度の
基板加熱を施すことが望ましい。最後に、第２図
ｆに示すようにリセス部およびその近傍をホトレ
ジスト３５で覆い、Al３４をH3PO4液でエツチ
ングし、続いて露出したSiO2膜２２をバツフア
ーHFで除去した後、ホトレジスト層３５を除去
することにより、第２図ｇに示すようなセルフア
ラインメント形GaAsMESFETの基本構造がで
き上る。
尚、以上の実施例ではシヨツトキバリアゲート
構造のGaAs電界効果トランジスタについて述べ
たが、GaAs以外の半導体を用いた電界効果トラ
ンジスタにも本発明を適用できることは勿論であ
る。
構造のGaAs電界効果トランジスタについて述べ
たが、GaAs以外の半導体を用いた電界効果トラ
ンジスタにも本発明を適用できることは勿論であ
る。
以上述べてきたように、本発明による
GaAsMESFETの製造方法を用いれば、無機物
であるSiN膜がゲート形成時のマスクとなるた
め、ゲート金属蒸着前に十分な温度での基板の加
熱が可能であり、従来のようなホトレジストから
の不純物を蒸発、汚染等もないため、良好なシト
ツトキ特性が再現性よく得られるばかりでなく、
動作層は陽極酸化により均一化されるとともに、
ソース、ドレインおよびゲートの各電極間距離は
マスクの位置合わせ精度に関係なく、ほぼ１枚の
ホトマスクで決定されるため、特性の揃つた素子
を再現性良く量産することが可能となつた。
GaAsMESFETの製造方法を用いれば、無機物
であるSiN膜がゲート形成時のマスクとなるた
め、ゲート金属蒸着前に十分な温度での基板の加
熱が可能であり、従来のようなホトレジストから
の不純物を蒸発、汚染等もないため、良好なシト
ツトキ特性が再現性よく得られるばかりでなく、
動作層は陽極酸化により均一化されるとともに、
ソース、ドレインおよびゲートの各電極間距離は
マスクの位置合わせ精度に関係なく、ほぼ１枚の
ホトマスクで決定されるため、特性の揃つた素子
を再現性良く量産することが可能となつた。
第１図ａ〜ｂは従来のGaAsMESFETの製造
方法を説明するための図、第２図ａ〜ｇは本発明
の一実施例を説明するための図で、主要工程にお
ける素子の要部断面である。 図において、１０……半絶縁性基板、１１……
動作層、１２……ホトレジスト、１３……シヨツ
トキ金属、１４……ゲート電極、１５……ソース
電極、１６……ドレイン電極、２０……半絶縁性
GaAs基板、２１……ｎ型GaAs能動動作層、２
２……SiO2膜、２３……SiN膜、２４，２５，２
６……それぞれソース、ドレイン、ゲート電極形
成部分、２７，２８，２９，３３，３５……ホト
レジスト層、３０……AuGeNi／Au、３１……
ソース電極、３２……ドレイン電極、３４……
Al、３４１……ゲート電極を示す。
方法を説明するための図、第２図ａ〜ｇは本発明
の一実施例を説明するための図で、主要工程にお
ける素子の要部断面である。 図において、１０……半絶縁性基板、１１……
動作層、１２……ホトレジスト、１３……シヨツ
トキ金属、１４……ゲート電極、１５……ソース
電極、１６……ドレイン電極、２０……半絶縁性
GaAs基板、２１……ｎ型GaAs能動動作層、２
２……SiO2膜、２３……SiN膜、２４，２５，２
６……それぞれソース、ドレイン、ゲート電極形
成部分、２７，２８，２９，３３，３５……ホト
レジスト層、３０……AuGeNi／Au、３１……
ソース電極、３２……ドレイン電極、３４……
Al、３４１……ゲート電極を示す。
Claims (1)
- １ 半絶縁性基板上に設けられた半導体動作層の
ゲート電極形成部分を光遮断下で陽極酸化して掘
り込むことにより、前記ゲート電極形成部分に凹
部を設け、この中にゲート電極を形成することを
特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9884483A JPS59224176A (ja) | 1983-06-03 | 1983-06-03 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9884483A JPS59224176A (ja) | 1983-06-03 | 1983-06-03 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59224176A JPS59224176A (ja) | 1984-12-17 |
| JPH047101B2 true JPH047101B2 (ja) | 1992-02-07 |
Family
ID=14230553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9884483A Granted JPS59224176A (ja) | 1983-06-03 | 1983-06-03 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224176A (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5370770A (en) * | 1976-12-07 | 1978-06-23 | Nec Corp | Production of schottky barrier gate type field effect transistor |
| JPS5382267A (en) * | 1976-12-28 | 1978-07-20 | Nec Corp | Anodizing method |
| JPS54162461A (en) * | 1978-06-13 | 1979-12-24 | Matsushita Electric Ind Co Ltd | Manufacture for semiconductor device |
| JPS5595371A (en) * | 1979-01-12 | 1980-07-19 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS5730376A (en) * | 1980-07-30 | 1982-02-18 | Fujitsu Ltd | Manufacture of schottky barrier fet |
| JPS5789261A (en) * | 1980-11-25 | 1982-06-03 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS57141919A (en) * | 1981-02-26 | 1982-09-02 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1983
- 1983-06-03 JP JP9884483A patent/JPS59224176A/ja active Granted
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5370770A (en) * | 1976-12-07 | 1978-06-23 | Nec Corp | Production of schottky barrier gate type field effect transistor |
| JPS5382267A (en) * | 1976-12-28 | 1978-07-20 | Nec Corp | Anodizing method |
| JPS54162461A (en) * | 1978-06-13 | 1979-12-24 | Matsushita Electric Ind Co Ltd | Manufacture for semiconductor device |
| JPS5595371A (en) * | 1979-01-12 | 1980-07-19 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS5730376A (en) * | 1980-07-30 | 1982-02-18 | Fujitsu Ltd | Manufacture of schottky barrier fet |
| JPS5789261A (en) * | 1980-11-25 | 1982-06-03 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS57141919A (en) * | 1981-02-26 | 1982-09-02 | Fujitsu Ltd | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59224176A (ja) | 1984-12-17 |
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