JPH0713980B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH0713980B2 JPH0713980B2 JP59177945A JP17794584A JPH0713980B2 JP H0713980 B2 JPH0713980 B2 JP H0713980B2 JP 59177945 A JP59177945 A JP 59177945A JP 17794584 A JP17794584 A JP 17794584A JP H0713980 B2 JPH0713980 B2 JP H0713980B2
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は電界効果トランジスタ、特に化合物半導体から
なる電界効果トランジスタに関する。
なる電界効果トランジスタに関する。
（従来技術とその問題点） 近年、デバイスの高性能化が進み、Ka帯（26.5〜40GH
z）又はＵ帯（40〜60GHz）で動作するデバイスが出現
し、デバイスに寄生するパラメータに対する制約がきび
しくなっている。
z）又はＵ帯（40〜60GHz）で動作するデバイスが出現
し、デバイスに寄生するパラメータに対する制約がきび
しくなっている。
以下、説明を簡単にするために、半導体としては、砒化
ガリウム（GaAs）、ゲート金属としてはアルミニウム
（Al）又はタングステン（Ｗ）を用いたショットキーゲ
ート型のメタルセミンコンダクタ電界効果トランジスタ
（以下、MES・FETという。）について説明する。
ガリウム（GaAs）、ゲート金属としてはアルミニウム
（Al）又はタングステン（Ｗ）を用いたショットキーゲ
ート型のメタルセミンコンダクタ電界効果トランジスタ
（以下、MES・FETという。）について説明する。
第３図および第４図は従来のGaAs・MES・FETの一例およ
び他の例を示す断面図である。
び他の例を示す断面図である。
第３図に示す従来例は、半絶縁性GaAs基板１の表面にｎ
型のGaAs能動層２を設け、厚さ約5000Åのアルミニウム
（Al）をゲート電極３として設け、その左右に金とゲル
マニウムの合金（AuGe）からなるオーミック電極が設け
られており、左側をソース電極４、右側をドレイン電極
５としたものである。
型のGaAs能動層２を設け、厚さ約5000Åのアルミニウム
（Al）をゲート電極３として設け、その左右に金とゲル
マニウムの合金（AuGe）からなるオーミック電極が設け
られており、左側をソース電極４、右側をドレイン電極
５としたものである。
本従来例においては、ゲート電極３とソース電極４の間
隔は0.5μｍ程度にでき、ソース・ゲート間抵抗Rsを小
さくすることができたが、同時にゲート電極３とドレイ
ン電極５の間隔も0.5μｍ程度になり、ゲート・ドレイ
ン間耐圧を大きくとることができなかった。特にドレイ
ン電極５は、ｎ型能動層２から直ちにAuGe合金の電極に
なっているため、能動層２の電気抵抗に比べAuGe合金か
らなるドレイン電極５の電気抵抗が急激に小さくなりす
ぎ、ドレイン側の電界が、ドレイン電極５の近傍に集中
し、電圧破壊につながりやすいという欠点があった。
隔は0.5μｍ程度にでき、ソース・ゲート間抵抗Rsを小
さくすることができたが、同時にゲート電極３とドレイ
ン電極５の間隔も0.5μｍ程度になり、ゲート・ドレイ
ン間耐圧を大きくとることができなかった。特にドレイ
ン電極５は、ｎ型能動層２から直ちにAuGe合金の電極に
なっているため、能動層２の電気抵抗に比べAuGe合金か
らなるドレイン電極５の電気抵抗が急激に小さくなりす
ぎ、ドレイン側の電界が、ドレイン電極５の近傍に集中
し、電圧破壊につながりやすいという欠点があった。
第４図に示す従来例は、ドレイン電極５とゲート電極６
の間にn+層９すなわち、ゲート電極６直下の能動層２よ
りも、より高濃度のｎ型不純物を含み、より低電気抵抗
化を計った層を設けることにより、ゲート・ドレイン間
耐圧を向上させたものである。
の間にn+層９すなわち、ゲート電極６直下の能動層２よ
りも、より高濃度のｎ型不純物を含み、より低電気抵抗
化を計った層を設けることにより、ゲート・ドレイン間
耐圧を向上させたものである。
本従来例は自己整合，イオン注入技術を用いて作られる
もので、半絶縁性GaAs基板１の表面にｎ型のGaAs能動層
２を設け、その上部に高融点金属であるタングステンシ
リサイドからなるゲート電極６を設け、その側面に酸化
シリコン(SiO2)からなる薄い側壁７を設け、そのゲート
電極６とSiO2側壁７をイオン注入（例えばシリコンイオ
ン）の遮蔽層として利用し、ゲート電極６の直下以外の
ｎ型能動層をn+層８と９にし、そのn+層８と９の上部に
オーム性金属であるAuGe合金層4aと5aを設けた構造にな
っている。n+層８とAuGe合金部4aとでソース電極４が形
成され、n+層９とAuGe合金5aとでドレイン電極５が形成
されている。
もので、半絶縁性GaAs基板１の表面にｎ型のGaAs能動層
２を設け、その上部に高融点金属であるタングステンシ
リサイドからなるゲート電極６を設け、その側面に酸化
シリコン(SiO2)からなる薄い側壁７を設け、そのゲート
電極６とSiO2側壁７をイオン注入（例えばシリコンイオ
ン）の遮蔽層として利用し、ゲート電極６の直下以外の
ｎ型能動層をn+層８と９にし、そのn+層８と９の上部に
オーム性金属であるAuGe合金層4aと5aを設けた構造にな
っている。n+層８とAuGe合金部4aとでソース電極４が形
成され、n+層９とAuGe合金5aとでドレイン電極５が形成
されている。
第４図では上記のように、ドレイン電極５は、ｎ型能動
層２から直ちにAuGe合金層5aにならず、その両者の中間
の電気抵抗をもつn+層９が間に入っているため、第３図
に示した構造よりは、電界集中は緩和され、ゲート電極
６とAuGe合金層5aの間隔は第３図のゲート電極３とドレ
イン電極５の間隔と同じであれば、ゲート・ドレイン耐
圧は向上する。
層２から直ちにAuGe合金層5aにならず、その両者の中間
の電気抵抗をもつn+層９が間に入っているため、第３図
に示した構造よりは、電界集中は緩和され、ゲート電極
６とAuGe合金層5aの間隔は第３図のゲート電極３とドレ
イン電極５の間隔と同じであれば、ゲート・ドレイン耐
圧は向上する。
しかしながら、従来技術によれば、ソース電極４のAuGe
合金層4aとゲート電極６とは、目合せにより相対位置が
決っており、（自己整合は、ゲート電極６と、n+層８と
９の間でなされる。）AuGe合金層4aとゲート電極６との
間隔を0.5μｍ以下にすることは困難とされている。そ
のために、ゲート・ソース間抵抗を減少させるために
は、n+層８の抵抗を減少させる工夫が重要となってい
た。従来技術では、n+層８の厚さ（表面からは深さ）を
大きくするか、不純物濃度を高めるかの２通りの工夫が
なされてきた。その結果、ゲート電極６の長さ（第４図
の断面図においてはSiO2側壁７にかこまれた間の長さ）
が１μｍよりも小さくなると、n+層８の領域効果がゲー
ト電極６真下のｎ型能動層２へ影響し、ゲート・スレシ
ョールド電圧の再現性を不安定にするという、いわゆる
ショートチャネル効果が発生するという欠点があった。
合金層4aとゲート電極６とは、目合せにより相対位置が
決っており、（自己整合は、ゲート電極６と、n+層８と
９の間でなされる。）AuGe合金層4aとゲート電極６との
間隔を0.5μｍ以下にすることは困難とされている。そ
のために、ゲート・ソース間抵抗を減少させるために
は、n+層８の抵抗を減少させる工夫が重要となってい
た。従来技術では、n+層８の厚さ（表面からは深さ）を
大きくするか、不純物濃度を高めるかの２通りの工夫が
なされてきた。その結果、ゲート電極６の長さ（第４図
の断面図においてはSiO2側壁７にかこまれた間の長さ）
が１μｍよりも小さくなると、n+層８の領域効果がゲー
ト電極６真下のｎ型能動層２へ影響し、ゲート・スレシ
ョールド電圧の再現性を不安定にするという、いわゆる
ショートチャネル効果が発生するという欠点があった。
（発明の目的） 本発明の目的は、このような従来の欠点を除去し、上記
の従来技術の優れた点を保持したままで、ゲート・ソー
ス間抵抗を小さく、かつゲート・ドレイン耐圧を大きく
したところの化合物半導体からなる電界効果トランジス
タを提供することにある。
の従来技術の優れた点を保持したままで、ゲート・ソー
ス間抵抗を小さく、かつゲート・ドレイン耐圧を大きく
したところの化合物半導体からなる電界効果トランジス
タを提供することにある。
（発明の構成） 本発明の特徴は、半絶縁性基板上に設けられた一導電型
の半導体からなる能動層上にソース電極，ゲート電極及
びドレイン電極が形成されてなる電界効果トランジスタ
において、前記ソース電極は前記能動層に一導電型の不
純物が高濃度にドープされた一導電型の第１の高濃度不
純物領域と第１のオーミック性接触金属から構成され、
前記ドレイン電極は前記能動層に一導電型の不純物が高
濃度にドープされた一導電型の第２の高濃度不純物領域
と第２のオーミック性接触金属から構成され、前記第１
のオーミック性接触金属は前記第１の高濃度不純物領域
上から前記ゲート電極側の前記能動層の部分上にかけて
形成され、前記第２のオーミック性接触金属は前記第２
の高濃度不純物領域の前記ゲート電極側の部分を除く該
第２の高濃度不純物領域上に形成され、これにより前記
ソース電極の前記ゲート電極側の先端部分は前記第１の
オーミック性接触金属のみから構成され、前記ドレイン
電極の前記ゲート電極側の先端部分は前記第２の高濃度
不純物領域のみから構成されている電界効果トランジス
タにある。
の半導体からなる能動層上にソース電極，ゲート電極及
びドレイン電極が形成されてなる電界効果トランジスタ
において、前記ソース電極は前記能動層に一導電型の不
純物が高濃度にドープされた一導電型の第１の高濃度不
純物領域と第１のオーミック性接触金属から構成され、
前記ドレイン電極は前記能動層に一導電型の不純物が高
濃度にドープされた一導電型の第２の高濃度不純物領域
と第２のオーミック性接触金属から構成され、前記第１
のオーミック性接触金属は前記第１の高濃度不純物領域
上から前記ゲート電極側の前記能動層の部分上にかけて
形成され、前記第２のオーミック性接触金属は前記第２
の高濃度不純物領域の前記ゲート電極側の部分を除く該
第２の高濃度不純物領域上に形成され、これにより前記
ソース電極の前記ゲート電極側の先端部分は前記第１の
オーミック性接触金属のみから構成され、前記ドレイン
電極の前記ゲート電極側の先端部分は前記第２の高濃度
不純物領域のみから構成されている電界効果トランジス
タにある。
（構成の詳細な説明） 本発明の電界効果トランジスタは、ソース電極のゲート
電極側の一部分を従来のn+層上からはみ出させてオーミ
ック金属（例えば、AuGe/Ni合金）層のみから形成する
ことにより、ゲート電極と自己整合にオーミック金属層
を形成することが可能となり、オーミック金属層すなわ
ちソース電極とゲート電極間の間隔を容易に短かくする
ことを可能とし、一方ドレイン電極のゲート電極側の一
部分を、従来のn+層とオーミック金属層の重ね合せ構造
からn+層のみとし、その部分における抵抗の低下を防止
したものである。
電極側の一部分を従来のn+層上からはみ出させてオーミ
ック金属（例えば、AuGe/Ni合金）層のみから形成する
ことにより、ゲート電極と自己整合にオーミック金属層
を形成することが可能となり、オーミック金属層すなわ
ちソース電極とゲート電極間の間隔を容易に短かくする
ことを可能とし、一方ドレイン電極のゲート電極側の一
部分を、従来のn+層とオーミック金属層の重ね合せ構造
からn+層のみとし、その部分における抵抗の低下を防止
したものである。
かくして、本発明によれば、ゲート・ソース間抵抗を小
さくすると共にゲート・ドレイン耐圧を大きくした電界
効果トランジスタが得られる。
さくすると共にゲート・ドレイン耐圧を大きくした電界
効果トランジスタが得られる。
（実施例） 以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す断面図である。
本実施例は、半絶縁性GaAs基板11上に設けられたｎ型Ga
As能動層12上にソース電極25,ゲート電極24及びドレイ
ン電極26が形成されてなるGaAs・MES・FETにおいて、ソ
ース電極25のゲート電極24側の一部分27はオーミック金
属層としてのAuGe/Ni合金層22からなっており、ドレイ
ン電極26のゲート電極24側の一部分28は高濃度不純物が
能動層12にドープされたn+層14からなることで構成され
る。
As能動層12上にソース電極25,ゲート電極24及びドレイ
ン電極26が形成されてなるGaAs・MES・FETにおいて、ソ
ース電極25のゲート電極24側の一部分27はオーミック金
属層としてのAuGe/Ni合金層22からなっており、ドレイ
ン電極26のゲート電極24側の一部分28は高濃度不純物が
能動層12にドープされたn+層14からなることで構成され
る。
なお、ここでゲート電極24はＴ形断面形状のＷ層19とＴ
形上部の下面に設けられた薄いＷ層17とＴ形上部の上面
に設けられたAuGe/Ni合金層21とからなり、ソース電極2
5はn+層13とAuGe/Ni合金層22とからなり、ドレイン電極
26はn+層14とAuGe/Ni合金層23とからなっている。
形上部の下面に設けられた薄いＷ層17とＴ形上部の上面
に設けられたAuGe/Ni合金層21とからなり、ソース電極2
5はn+層13とAuGe/Ni合金層22とからなり、ドレイン電極
26はn+層14とAuGe/Ni合金層23とからなっている。
すなわち、本実施例においては、AuGe/Ni合金層22のみ
からなるソース電極の一部分27と、n+層のみからなるド
レイン電極の一部分28とが設けられているので、ゲート
・ソース間抵抗の減少と、ゲート・ドレイン耐圧の向上
が図られる。
からなるソース電極の一部分27と、n+層のみからなるド
レイン電極の一部分28とが設けられているので、ゲート
・ソース間抵抗の減少と、ゲート・ドレイン耐圧の向上
が図られる。
次に、本実施例の製造方法について説明する。
第２図（ａ）〜（ｇ）は本実施例の製造工程順の断面図
である。
である。
初めに、第２図（ａ）に示すように、半絶縁性GaAs基板
11の上にｎ型GaAs能動層12を設け、さらに間隔1.5μｍ
を開けて、n+層13と14を設る。（以下、この状態のもの
を準備基板という。）ｎ型GaAs能動層12およびn+層13は
イオン注入，アニール技術によってすでに活性化されて
いる。
11の上にｎ型GaAs能動層12を設け、さらに間隔1.5μｍ
を開けて、n+層13と14を設る。（以下、この状態のもの
を準備基板という。）ｎ型GaAs能動層12およびn+層13は
イオン注入，アニール技術によってすでに活性化されて
いる。
次いで、第２図（ｂ）に示すように前記準備基板上に、
厚さ約3000Åの樹脂層15（例えばホトレジストを塗布し
250℃で窒素ガス中にて１時間ベークしたもの）を設
け、次に1000Å程度の薄いSiO2層16（例えば、ケイ素化
合物をアルコール等の有機溶材に溶解したものを回転塗
布し、200℃で30分間窒素ガス中でベークしたもの）を
設け、次に300Å程度のタングステン（Ｗ）層17をアル
ゴン（Ar）ガス・スパッタで被着し、さらに、パターニ
ングのためのレジスト層18（例えば電子線レジスト）を
厚さ3000Å程度に設ける。
厚さ約3000Åの樹脂層15（例えばホトレジストを塗布し
250℃で窒素ガス中にて１時間ベークしたもの）を設
け、次に1000Å程度の薄いSiO2層16（例えば、ケイ素化
合物をアルコール等の有機溶材に溶解したものを回転塗
布し、200℃で30分間窒素ガス中でベークしたもの）を
設け、次に300Å程度のタングステン（Ｗ）層17をアル
ゴン（Ar）ガス・スパッタで被着し、さらに、パターニ
ングのためのレジスト層18（例えば電子線レジスト）を
厚さ3000Å程度に設ける。
次いで、第２図（ｃ）に示すように、レジスト層18を露
光，現像処理して、約2500Å幅の細長いパターンを形成
し、そのレジストパターンをマスクにして、四弗化炭素
(CF4)ガスと酸素(O2)ガスの混合ガス、又は、六弗化イ
オウ(SF6)ガスを用いた反応性スパッタエッチングを行
うことにより、Ｗ層17をエッチングし、次いでCF4ガス
又は、CF4ガスと水素(H2)ガスの混合ガスを用いた反応
性スパッタエッチングを行うことにより、SiO2層16をエ
ッチングし、Ｗ層17とSiO2層16を約2500Å幅でパターン
形成し、次いで酸素ガスを用いたプラズマエッチング、
又は、反応性スパッタエッチングの手段を用いて、樹脂
層15をエッチングし、同時にレジスト層18エッチング除
去する。この樹脂層15のエッチングで用いた酸素ガスに
よるドライエッチングでは、Ｗ層17とSiO2層16はほとん
どエッチングされない。
光，現像処理して、約2500Å幅の細長いパターンを形成
し、そのレジストパターンをマスクにして、四弗化炭素
(CF4)ガスと酸素(O2)ガスの混合ガス、又は、六弗化イ
オウ(SF6)ガスを用いた反応性スパッタエッチングを行
うことにより、Ｗ層17をエッチングし、次いでCF4ガス
又は、CF4ガスと水素(H2)ガスの混合ガスを用いた反応
性スパッタエッチングを行うことにより、SiO2層16をエ
ッチングし、Ｗ層17とSiO2層16を約2500Å幅でパターン
形成し、次いで酸素ガスを用いたプラズマエッチング、
又は、反応性スパッタエッチングの手段を用いて、樹脂
層15をエッチングし、同時にレジスト層18エッチング除
去する。この樹脂層15のエッチングで用いた酸素ガスに
よるドライエッチングでは、Ｗ層17とSiO2層16はほとん
どエッチングされない。
次いで、第２図（ｄ）に示すように、上方からＷ層19を
全面に被着（厚さ約6000Å）する。被着プロセスは、Ar
ガス・スパッタ、又は、電子線加熱蒸着等で行う。
全面に被着（厚さ約6000Å）する。被着プロセスは、Ar
ガス・スパッタ、又は、電子線加熱蒸着等で行う。
次いで、第２図（ｅ）に示すように、第２図（ｄ）のＷ
層19の上面にレジスト層20を塗布後、そのレジスト層20
をパターン形成し、そのレジスト層20のパターンをマス
クにＷ層19と17をCF4とO2混合ガス、又は、SF6ガスを用
いた反応性スパッタエッチングによりエッチングする。
層19の上面にレジスト層20を塗布後、そのレジスト層20
をパターン形成し、そのレジスト層20のパターンをマス
クにＷ層19と17をCF4とO2混合ガス、又は、SF6ガスを用
いた反応性スパッタエッチングによりエッチングする。
第２図（ｅ）では、Ｔ形のＷ層19パターンを形成したこ
とになっているが、そのＷ層19のＴ形パターンの左右の
長さが異っている。これは同じでもよいが、FETとして
のゲイト・ドレイン耐圧を向上させる目的では積極的に
非対称にすることが望ましい。また第２図（ｅ）では、
Ｗ層17,19の左側の突き出しの端部は、n+層13の上部に
なく、右側の端部は、n+層14の上部にあることが特徴で
ある。n+層13の右端から0.4μｍ程度のところを、Ｗ層1
7,19の左側の突き出しの端部とし、その突き出しの長さ
を0.3μｍ程度とし、右側の突き出しを0.8μｍ程度に
し、Ｔ形の横幅を約1.35μｍ程度にすれば上記の構造が
得られる。このような0.1μｍ級のパターン目合せ精度
と寸法精度は、電子ビーム直接描画技術の進歩により可
能になっている。もちろん、n+層13と14の間隔1.5μｍ
や、Ｗ層19のｎ型GaAs能動層12に接している長さ0.25μ
ｍ等が変れば、ＷからなるＴ形の突き出しの長さも変
る。今後の技術レベルの向上に従い、上記の具体的寸法
は変えてしかるべきものである。
とになっているが、そのＷ層19のＴ形パターンの左右の
長さが異っている。これは同じでもよいが、FETとして
のゲイト・ドレイン耐圧を向上させる目的では積極的に
非対称にすることが望ましい。また第２図（ｅ）では、
Ｗ層17,19の左側の突き出しの端部は、n+層13の上部に
なく、右側の端部は、n+層14の上部にあることが特徴で
ある。n+層13の右端から0.4μｍ程度のところを、Ｗ層1
7,19の左側の突き出しの端部とし、その突き出しの長さ
を0.3μｍ程度とし、右側の突き出しを0.8μｍ程度に
し、Ｔ形の横幅を約1.35μｍ程度にすれば上記の構造が
得られる。このような0.1μｍ級のパターン目合せ精度
と寸法精度は、電子ビーム直接描画技術の進歩により可
能になっている。もちろん、n+層13と14の間隔1.5μｍ
や、Ｗ層19のｎ型GaAs能動層12に接している長さ0.25μ
ｍ等が変れば、ＷからなるＴ形の突き出しの長さも変
る。今後の技術レベルの向上に従い、上記の具体的寸法
は変えてしかるべきものである。
次いで、第２図（ｆ）に示すように、SiO2層16を弗酸
（HF）と水(H2O)を１対30の割り合いにした希弗酸液で
除去し、次いでO2ガス・プラズマ処理で樹脂層15および
レジスト層20を除去する。次に第２図（ｇ）に示すよう
に、オーム性金属層としてAuGe/Ni合金層21,22,23を上
方から全面に被着し、次いでAuGe/Ni合金層22,23と能動
層12およびn+層13,14とを加熱により合金化する。AuGe/
Ni合金層21,22,23は、AuGe合金をヒーター加熱で約1000
Åの厚さで蒸着し、次いでニッケル（Ni）を電子線銃に
よる加熱で約300Åの厚さで蒸着したものである。樹脂
層15の厚さが3000Åにとってあるため、準備基板上のAu
Ge/Ni合金層22,23と、Ｗ層19の上のAuGe/Ni合金層21は
分離することが可能である。Ｗ層17,19とGaAs/Ni合金層
21をゲート電極、n+層13とAuGe/Ni合金層22をソース電
極、n+層14とAuGe/Ni合金層23をドレイン電極とするこ
とにより、第１図に示す本実施例としてのGaAs・MES・F
ETが得られる。
（HF）と水(H2O)を１対30の割り合いにした希弗酸液で
除去し、次いでO2ガス・プラズマ処理で樹脂層15および
レジスト層20を除去する。次に第２図（ｇ）に示すよう
に、オーム性金属層としてAuGe/Ni合金層21,22,23を上
方から全面に被着し、次いでAuGe/Ni合金層22,23と能動
層12およびn+層13,14とを加熱により合金化する。AuGe/
Ni合金層21,22,23は、AuGe合金をヒーター加熱で約1000
Åの厚さで蒸着し、次いでニッケル（Ni）を電子線銃に
よる加熱で約300Åの厚さで蒸着したものである。樹脂
層15の厚さが3000Åにとってあるため、準備基板上のAu
Ge/Ni合金層22,23と、Ｗ層19の上のAuGe/Ni合金層21は
分離することが可能である。Ｗ層17,19とGaAs/Ni合金層
21をゲート電極、n+層13とAuGe/Ni合金層22をソース電
極、n+層14とAuGe/Ni合金層23をドレイン電極とするこ
とにより、第１図に示す本実施例としてのGaAs・MES・F
ETが得られる。
なお、本実施例においては、ｎ型能動層をイオン注入形
成としたが、エピタキシャル層であっても、また半絶縁
性基板とは異なる半導体、例えば半絶縁性基板をGaAs、
ｎ型能動層をGaAlAsからなるエピタキシャル成長層であ
っても、またこの類似の構造であっても、本発明の一応
用と考えられ本発明に属することは明らかである。ま
た、ゲート電極近傍を溝形にしたリセス構造であって
も、本発明から容易に類推されるものである。
成としたが、エピタキシャル層であっても、また半絶縁
性基板とは異なる半導体、例えば半絶縁性基板をGaAs、
ｎ型能動層をGaAlAsからなるエピタキシャル成長層であ
っても、またこの類似の構造であっても、本発明の一応
用と考えられ本発明に属することは明らかである。ま
た、ゲート電極近傍を溝形にしたリセス構造であって
も、本発明から容易に類推されるものである。
（発明の効果） 以上、詳細説明したとおり、本発明の電界効果トランジ
スタは、上記の構成により、従来と比べ、ソース・ゲー
ト間抵抗が小さく、かつ、ドレイン・ゲート間耐圧が高
くすることができ、その結果、高周波特性として重要な
利得，低雑音特性，高出力特性にすぐれた結果が得られ
るという効果を有している。
スタは、上記の構成により、従来と比べ、ソース・ゲー
ト間抵抗が小さく、かつ、ドレイン・ゲート間耐圧が高
くすることができ、その結果、高周波特性として重要な
利得，低雑音特性，高出力特性にすぐれた結果が得られ
るという効果を有している。
第１図は本発明の一実施例を示す断面図、第２図（ａ）
〜（ｇ）はその製造工程順の断面図、第３図および第４
図は従来のGaAs・MES・FETの一例および他の例を示す断
面図である。 11……半絶縁性GaAs基板、12……ｎ型GaAs能動層、13,1
4……n+層、15……樹脂層、16……SiO2層、17……Ｗ
層、18……レジスト層、19……Ｗ層、20……レジスト
層、21,22,23……AuGe/Ni合金層、24……ゲート電極、2
5……ソース電極、26……ドレイン電極、27……ソース
電極のゲート電極側の一部分、28……ドレイン電極のゲ
ート電極側の一部分。
〜（ｇ）はその製造工程順の断面図、第３図および第４
図は従来のGaAs・MES・FETの一例および他の例を示す断
面図である。 11……半絶縁性GaAs基板、12……ｎ型GaAs能動層、13,1
4……n+層、15……樹脂層、16……SiO2層、17……Ｗ
層、18……レジスト層、19……Ｗ層、20……レジスト
層、21,22,23……AuGe/Ni合金層、24……ゲート電極、2
5……ソース電極、26……ドレイン電極、27……ソース
電極のゲート電極側の一部分、28……ドレイン電極のゲ
ート電極側の一部分。
Claims (2)
- 【請求項１】半絶縁性基板上に設けられた一導電型の半
導体からなる能動層上にソース電極，ゲート電極及びド
レイン電極が形成されてなる電界効果トランジスタにお
いて、 前記ソース電極は前記能動層に一導電型の不純物が高濃
度にドープされた一導電型の第１の高濃度不純物領域と
第１のオーミック性接触金属から構成され、 前記ドレイン電極は前記能動層に一導電型の不純物が高
濃度にドープされた一導電型の第２の高濃度不純物領域
と第２のオーミック性接触金属から構成され、 前記第１のオーミック性接触金属は前記第１の高濃度不
純物領域上から前記ゲート電極側の前記能動層の部分上
にかけて形成され、 前記第２のオーミック性接触金属は前記第２の高濃度不
純物領域の前記ゲート電極側の部分を除く該第２の高濃
度不純物領域上に形成され、 これにより前記ソース電極の前記ゲート電極側の先端部
分は前記第１のオーミック性接触金属のみから構成さ
れ、前記ドレイン電極の前記ゲート電極側の先端部分は
前記第２の高濃度不純物領域のみから構成されているこ
とを特徴とする電界効果トランジスタ。 - 【請求項２】半絶縁性基板がGaAs,InPおよびInGaAs等の
化合物半導体である特許請求の範囲第（１）項記載の電
界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177945A JPH0713980B2 (ja) | 1984-08-27 | 1984-08-27 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177945A JPH0713980B2 (ja) | 1984-08-27 | 1984-08-27 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6155970A JPS6155970A (ja) | 1986-03-20 |
| JPH0713980B2 true JPH0713980B2 (ja) | 1995-02-15 |
Family
ID=16039820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59177945A Expired - Fee Related JPH0713980B2 (ja) | 1984-08-27 | 1984-08-27 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713980B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04223342A (ja) * | 1990-12-26 | 1992-08-13 | Mitsubishi Electric Corp | 半導体装置のゲート電極とその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5429651U (ja) * | 1977-07-29 | 1979-02-27 |
-
1984
- 1984-08-27 JP JP59177945A patent/JPH0713980B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6155970A (ja) | 1986-03-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |