JPS59224178A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS59224178A JPS59224178A JP9884683A JP9884683A JPS59224178A JP S59224178 A JPS59224178 A JP S59224178A JP 9884683 A JP9884683 A JP 9884683A JP 9884683 A JP9884683 A JP 9884683A JP S59224178 A JPS59224178 A JP S59224178A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電界効果トランジスタの製造方法に関し、さら
に詳しくはショットキ障壁接合をゲート電極に用いたマ
イクロ波用Ｇ ３ Ａ ｓショットキゲート型電界効果
トランジスｐ （ＧａＡｓＭＥＳＦＥＴ）、特にセルフ
アラインメント形ＧａＡｓＭＥＳＦＥＴの製造方法に関
する。
に詳しくはショットキ障壁接合をゲート電極に用いたマ
イクロ波用Ｇ ３ Ａ ｓショットキゲート型電界効果
トランジスｐ （ＧａＡｓＭＥＳＦＥＴ）、特にセルフ
アラインメント形ＧａＡｓＭＥＳＦＥＴの製造方法に関
する。
ＧａＡｓＭＥＳＦＥＴ は、Ｓｉバイポーラトランジス
タの特性限界を打破するマイクロ波トランジスタと毛で
すでに実用化されている。このようなＧａＡｓＭＥＳＦ
ＥＴの高周波特性はゲート長を短縮し、寄生抵抗を低減
することによりて改善できる。そのため、Ｘ帯以上の超
高周波用ＧａＡｓＭＥ８ＦＥＴにおいては通常、ゲート
長は０．５〜１．０μｍのものが用いられている。従来
このような短いゲートをもったＧａＡｓＭＥＳＦＥＴ
は次のような方法で作られている。即ち、第１図（ａ）
に示すように半絶縁性ＧａＡｓ基板１０上に形成された
ｎ型ＧａＡｓ１作層１１表面に０．５〜１．０μｍの開
口部を有するホトレジスト１２を設け、必要とする・飽
和ドレイン電流ＩＤ５８（あるいはピンチオフ電圧Ｖｐ
）に調整するため及びソース抵抗の低減さらには後のリ
フトオフ工程を容易にするために開口部の動作層１１を
化学エツチングで掘り込んだ後、直上からショット今金
属１３を全面に蒸着し、ホトレジスト１２を取除くこと
によυ開口部分にのみ金属を残す、いわゆるリフトオフ
法でゲート電極１４を形成した後、第１図（ｂ）は示す
ようにソース電極１５、ドレイン電極１６を第１図（ａ
）と同様にオーミック金属を蒸着、リフｌオンして形成
することによシＧａＡ ｓ ＭＥ Ｓ ＩＩ”’Ｅ Ｔ
の基本構造を得る方法でるる。
タの特性限界を打破するマイクロ波トランジスタと毛で
すでに実用化されている。このようなＧａＡｓＭＥＳＦ
ＥＴの高周波特性はゲート長を短縮し、寄生抵抗を低減
することによりて改善できる。そのため、Ｘ帯以上の超
高周波用ＧａＡｓＭＥ８ＦＥＴにおいては通常、ゲート
長は０．５〜１．０μｍのものが用いられている。従来
このような短いゲートをもったＧａＡｓＭＥＳＦＥＴ
は次のような方法で作られている。即ち、第１図（ａ）
に示すように半絶縁性ＧａＡｓ基板１０上に形成された
ｎ型ＧａＡｓ１作層１１表面に０．５〜１．０μｍの開
口部を有するホトレジスト１２を設け、必要とする・飽
和ドレイン電流ＩＤ５８（あるいはピンチオフ電圧Ｖｐ
）に調整するため及びソース抵抗の低減さらには後のリ
フトオフ工程を容易にするために開口部の動作層１１を
化学エツチングで掘り込んだ後、直上からショット今金
属１３を全面に蒸着し、ホトレジスト１２を取除くこと
によυ開口部分にのみ金属を残す、いわゆるリフトオフ
法でゲート電極１４を形成した後、第１図（ｂ）は示す
ようにソース電極１５、ドレイン電極１６を第１図（ａ
）と同様にオーミック金属を蒸着、リフｌオンして形成
することによシＧａＡ ｓ ＭＥ Ｓ ＩＩ”’Ｅ Ｔ
の基本構造を得る方法でるる。
しかしながらこの様な従来の方法には次のようＡ欠点が
ある。即ち、リフトオン法は有機物であるホトレジスト
を付けた状態でゲート金棒が蒸着されるため、動作層表
面に付着している水分を除去するに十分な温度での基板
の力り熱がレジストパターンの変形を起すのでできず、
またホストレジストから不純物が蒸発しＧ ａ Ａ ｓ
表面を汚染する等のため、良好なショットキ特性が再現
性よく得られない。また動作層を単に化学エツチングの
みで掘シ込む方式では、膜の均一性が得られず動作層の
不均一な膜厚分布がその壕ま飽和ドレイン電流Ｉｎ５ｓ
の分布として現われるため、■Ｄ８Ｓ がウェー
ハ面内でばらつくという欠点がある。またゲート抵抗は
ゲート金属膜厚を厚くすることによシ低減できるが、そ
のためには掘シ込み母を深くとることが必要である。そ
の結呆、ソース・ゲート間の距離が必然的に長くなシ、
ソース抵抗の増大を招くという欠点もある。さらにゲー
ト電極１４に近接してソースおよびドレイン電極１５．
１６を設けるにはマスクの位置合わせを必要とするが、
このマスク合わせを行うときに合わせず木を生じる。
ある。即ち、リフトオン法は有機物であるホトレジスト
を付けた状態でゲート金棒が蒸着されるため、動作層表
面に付着している水分を除去するに十分な温度での基板
の力り熱がレジストパターンの変形を起すのでできず、
またホストレジストから不純物が蒸発しＧ ａ Ａ ｓ
表面を汚染する等のため、良好なショットキ特性が再現
性よく得られない。また動作層を単に化学エツチングの
みで掘シ込む方式では、膜の均一性が得られず動作層の
不均一な膜厚分布がその壕ま飽和ドレイン電流Ｉｎ５ｓ
の分布として現われるため、■Ｄ８Ｓ がウェー
ハ面内でばらつくという欠点がある。またゲート抵抗は
ゲート金属膜厚を厚くすることによシ低減できるが、そ
のためには掘シ込み母を深くとることが必要である。そ
の結呆、ソース・ゲート間の距離が必然的に長くなシ、
ソース抵抗の増大を招くという欠点もある。さらにゲー
ト電極１４に近接してソースおよびドレイン電極１５．
１６を設けるにはマスクの位置合わせを必要とするが、
このマスク合わせを行うときに合わせず木を生じる。
この合わせず他は再現性が々く、方向、大きさもその都
度異方る。この合わせずれは直接ソース抵抗等に影響し
、高周波特性をばらつかせる。即ちマスクの位置合わせ
精度によ’ｐ−ＪＬ子の特性が大きく影響されるという
欠点がある。
度異方る。この合わせずれは直接ソース抵抗等に影響し
、高周波特性をばらつかせる。即ちマスクの位置合わせ
精度によ’ｐ−ＪＬ子の特性が大きく影響されるという
欠点がある。
本発明の目的は、表面汚染がなくかつ深い掘シ込み領域
が形成される電界効果トランジスタの製造方法を提供す
ることにある。
が形成される電界効果トランジスタの製造方法を提供す
ることにある。
本発明によれば、半絶縁性基板上の生導体動作層上にス
ペーサとなる第１の絶縁膜、該第１の絶縁膜よシエッチ
ング速度の遅いマスクと々る第２の絶縁膜を該順序に形
成し、さらにその上にソース、ドレインおよびゲート電
極形成部分が開口した第１のホトレジスト層を形成する
工程と、該第１のホトレジスト層をマスクとして前記第
１、第２の絶縁膜をリアクティブスパッタエツチングで
除去した後、前記第１のホトレジスト層を除去し、前記
ゲート電極形成部分が選択的に開口した第２のホトレジ
スト層を形成した後、露出した前記動作層を陽極酸化と
形成された酸化膜の除去により掘り込むことによシ、前
記ゲート電極形成部分の前記動作層厚を均一化し、前記
第２のホトレジスト層を除去した後、前記ゲート電極形
成部分を選択的に舘３のホトレジスト層で覆い、化学エ
ツチングによシ前記第１の絶縁膜の側壁部を選択的にサ
イドエツチングした後、前記動作層とオーミックコンタ
クトを形成する金属を直上よシ被着し、前記第３のホト
レジスト層を除去した後、合金化処理を施すことにより
前記ソースおよびドレイン電極形成部分に低接触抵抗の
ソースおよびドレイン電極を形成する工程と、前記ゲー
ト電極形成部分が選択的に開口した第４のホトレジスト
層を形成した後、化学エツチングによシ露出した前記第
１の絶縁膜の側壁部を所定の量サイドエツチングし、さ
らに露出した前記動作層を所定の深さ堀シ込むことによ
シ、前記動作層厚が該堀り込み部の中心から前記ソース
及びドレイン電極に向って階段状に厚く変化した掘シ込
み部を形成し、前記第４のホトレジスト層を除去した後
、前記動作層とショットキ障壁を形成する金属を直上よ
シ被着することにより、前記第２の絶縁膜の開口部を通
して前記掘シ込み部にゲート電極を前記ソース及びドレ
イン電極に対してセルファライン的に形成する工程と、
前記掘り込み部及びその近傍を第５のホトレジスト層で
覆った後、化学エツチングで前記ゲート金属、さらに前
記第１の絶縁膜を選択的に除去する工程とを含むことを
特徴とする電界効果トランジスタの製造方法が得られる
。
ペーサとなる第１の絶縁膜、該第１の絶縁膜よシエッチ
ング速度の遅いマスクと々る第２の絶縁膜を該順序に形
成し、さらにその上にソース、ドレインおよびゲート電
極形成部分が開口した第１のホトレジスト層を形成する
工程と、該第１のホトレジスト層をマスクとして前記第
１、第２の絶縁膜をリアクティブスパッタエツチングで
除去した後、前記第１のホトレジスト層を除去し、前記
ゲート電極形成部分が選択的に開口した第２のホトレジ
スト層を形成した後、露出した前記動作層を陽極酸化と
形成された酸化膜の除去により掘り込むことによシ、前
記ゲート電極形成部分の前記動作層厚を均一化し、前記
第２のホトレジスト層を除去した後、前記ゲート電極形
成部分を選択的に舘３のホトレジスト層で覆い、化学エ
ツチングによシ前記第１の絶縁膜の側壁部を選択的にサ
イドエツチングした後、前記動作層とオーミックコンタ
クトを形成する金属を直上よシ被着し、前記第３のホト
レジスト層を除去した後、合金化処理を施すことにより
前記ソースおよびドレイン電極形成部分に低接触抵抗の
ソースおよびドレイン電極を形成する工程と、前記ゲー
ト電極形成部分が選択的に開口した第４のホトレジスト
層を形成した後、化学エツチングによシ露出した前記第
１の絶縁膜の側壁部を所定の量サイドエツチングし、さ
らに露出した前記動作層を所定の深さ堀シ込むことによ
シ、前記動作層厚が該堀り込み部の中心から前記ソース
及びドレイン電極に向って階段状に厚く変化した掘シ込
み部を形成し、前記第４のホトレジスト層を除去した後
、前記動作層とショットキ障壁を形成する金属を直上よ
シ被着することにより、前記第２の絶縁膜の開口部を通
して前記掘シ込み部にゲート電極を前記ソース及びドレ
イン電極に対してセルファライン的に形成する工程と、
前記掘り込み部及びその近傍を第５のホトレジスト層で
覆った後、化学エツチングで前記ゲート金属、さらに前
記第１の絶縁膜を選択的に除去する工程とを含むことを
特徴とする電界効果トランジスタの製造方法が得られる
。
前記本発明によれば、無機物の絶縁膜がゲート形成時の
マスクとなるため、ゲート金属蒸着前に十分外温度での
基板の加熱が可能であシ、従来のようなホトレジストか
らの不純物の蒸発、汚染もないため、良好なショットキ
特性が再現性よく得られるはかシでなく、動作層は陽極
酸化によシ均−化されるとともに、掘り込み部は二重掘
シ込み構造となるのでソース・ゲート電極間の動作層厚
を従来よυ厚くでき、効果的にソース抵抗を低減できる
。しかもゲート金属膜厚を厚くすることも単にスペーサ
厚を厚くするだけで容易にでき、従ってゲート抵抗の低
減も容易にできる。さらにソース、ドレインおよびゲー
トの各電極間距離はマスクの位置合わせに関係々く、は
ぼ１枚のホトマスクで決定されるため、高周波特性に優
れ、かつ特性の揃った素子を再現性よく生産することが
できる。
マスクとなるため、ゲート金属蒸着前に十分外温度での
基板の加熱が可能であシ、従来のようなホトレジストか
らの不純物の蒸発、汚染もないため、良好なショットキ
特性が再現性よく得られるはかシでなく、動作層は陽極
酸化によシ均−化されるとともに、掘り込み部は二重掘
シ込み構造となるのでソース・ゲート電極間の動作層厚
を従来よυ厚くでき、効果的にソース抵抗を低減できる
。しかもゲート金属膜厚を厚くすることも単にスペーサ
厚を厚くするだけで容易にでき、従ってゲート抵抗の低
減も容易にできる。さらにソース、ドレインおよびゲー
トの各電極間距離はマスクの位置合わせに関係々く、は
ぼ１枚のホトマスクで決定されるため、高周波特性に優
れ、かつ特性の揃った素子を再現性よく生産することが
できる。
以下、本発明の実施例としてＸ−バンドのＧａＡｓＭＥ
８ＦＥＴ を例にとシ詳しく説明する。
８ＦＥＴ を例にとシ詳しく説明する。
第２図（ａ）〜＠）は本発明の詳細な説明するための図
で、製作工程の要部断面図を示す。第２図（ａ）に示す
ように、まず最初に半Ｐ縁性ＧａＡ ｓ基板２０上ｉＣ
ｎ型Ｇａ Ａ ｓ能動動作層２１（電子濃度ｎ ： ｉ
０１７Ｃｍ 、厚さｔ：０．６細）をエピタキシャル
成長させ、その上にスペーサとなるＣＶＤ５ｉＯｚ膜２
２、さらにゲート電極形成の際マスクとなるプラズマＣ
ＶＤ ＳｉＮ ｇ ２３を例えばそれぞれ約Ｑ、、４μ
ｍ 。
で、製作工程の要部断面図を示す。第２図（ａ）に示す
ように、まず最初に半Ｐ縁性ＧａＡ ｓ基板２０上ｉＣ
ｎ型Ｇａ Ａ ｓ能動動作層２１（電子濃度ｎ ： ｉ
０１７Ｃｍ 、厚さｔ：０．６細）をエピタキシャル
成長させ、その上にスペーサとなるＣＶＤ５ｉＯｚ膜２
２、さらにゲート電極形成の際マスクとなるプラズマＣ
ＶＤ ＳｉＮ ｇ ２３を例えばそれぞれ約Ｑ、、４μ
ｍ 。
約０．３μｍの厚さに形成する。Ｓ ｉＣｈ膜２膜上２
板温度４００℃の条件下で通常のＳｉＨ４と０２ガスを
用いた熱分解法で形成する。一方ＳｉＮ膜２３の形成に
際しては、バッファーＨＦ（ＨＦ：６ＮＨ４Ｆ）におけ
る８ ｉ０２膜２２とのエツチング選択比を大きくして
マスク効果をもたせる目的から、−例として基板温度３
５０℃てＮ ２ 、 ＮＨｓ 、 ８ ｉＨ４ガスをそ
れぞれ７０ 、６ 、６ＳＣＣＭ反応室に流し、反応室
の圧力ＩＴｏｒｒ 、 ＲＦ電力１０ｏＷの条件下テＳ
ｉＮ膜２３を形成する。これらの条件下で形成したＳｉ
Ｏ＋膜゛２２および８ｉＮ膜２３のバッファーＨＦに対
するエツチング速度はそれぞれ約６０００＾／ｍ ｉ
ｎ 、約１０ ＱＡ／ｍｉｎ テあり、５ｉＣｈ膜２２
のエツチング速度はＳｉＮ膜２３の約６０倍となる。次
Ｋ ５ｊＮＪｌ ２３ 上にホ） ｖジス） （ＡＺＩ
３７０）を塗布した後、通常のホトプロセスによシ、ソ
ース、ドレインおよびゲート電極形成部分２４ 、２５
．２６のホトレジストを開口し、例えばゲート電極形成
部分２６の開口幅が０．５〜１．０μｍ程度、ソースお
よびドレイン電極形成部分２４．２５とゲート電極形成
部分２６の間隔が２μｍ程度となるようにホトレジスト
層２７をバターニングする。次にホトレジスト層２７を
マスクとしてＣＦ４ ガスを用いたりアクティブスパ
ッタ法によ！１ｌＳｉＮ膜２３およびＳ ｉＯ２膜２２
をエツチングし、動作層２１を露出させる。このとき、
サイドエツチングは殆んど行なわれないため、ホトレジ
スト層２７のパターンとほぼ同一のパターンがＳｉＮ膜
２３および８ｉ０２膜２２に形成される。次にホトレジ
スト層２７をレジスト剥離剤（Ｊ−１００）で除去した
後、第２図中）Ｋ示すように通常のホトプロセスにょシ
、ケート電極形成部分２６が選択的に開口したホトレジ
スト層２８を形成する。この際、ホトレジスト層２８は
少なくともソースおよびドレイン電極形成部分２４ 、
２５の露出した動作層２１表面を覆っていればよく、こ
の工程でのマスク合わせ精度はあまυ要求されない。次
に光遮断下にて露出した動作層２１表面を３％酒石酸水
溶液１容積とエチレングリコール２容積とからなる電解
液中で陽極酸化しては形成された酸化被膜を除去するこ
とを繰り返すことにより動作Ｍ２１を掘シ込んで工′ピ
厚を均一化する。陽極酸化は酸化被膜直下の動作層２１
に形成される空乏層が半絶縁性基板２０に到達してピン
チオフ状態となると、酸化被膜の成長が自然に停止する
ことを利用したものであシ、従ってピンチオフ電圧をウ
ェーハ全面に亘りて均一化することができ、結果として
エビ厚を均一にすることができる。ここでは動作層２１
のエビ厚が約０．４５μｍに均一化される。次にアセト
ン等の有機溶剤でホトレジスト層２８を除去した後、第
２図（ｃ）に示すようにゲート電極形成部分２６を選択
的にホトレジスト層２９で被覆する。この際、ホトレジ
スト層２９は少なくともゲート電極形成部分２６を覆っ
ていればよく、この工程でのマスク合わせ精度もあまり
要求されない。次に後に蒸着によって形成されるオーミ
ック金属のリフトオフ及び最終工程での５ｉ０２ ［２
２の除去を容易にするために、ＳｉＯ２膜２２の側壁部
をバッファーＨＦで例えば０．２〜０．３μｍ程度サイ
ドエツチングした後、動作層２１とオーミックコンタク
トを形成する金属として、例えばＡｕ０ｅＮｉ／Ａｕ
３０を直上から約０．３μｍ蒸着する。次罠アセトン等
でホトレジスト層２９を除去することにより、ホトレジ
スト層２９上に被着されたＡｕ ＧｅＮ ｉ ／Ａｕ
３０も同時に除去した後、Ｈ２ガス雰囲気中で４５０℃
１分間程度熱処理を施して低接触抵抗のソース電極３１
、ドレイン電極３２つを形成する。次に第２図（ａ）に
示すように、再度ゲート電極形成部分２６が選択的に開
口したホトレジスト層３３を形成する。この工程でのマ
スク合わせ精度も先の工程と同様あまシ要求されない。
板温度４００℃の条件下で通常のＳｉＨ４と０２ガスを
用いた熱分解法で形成する。一方ＳｉＮ膜２３の形成に
際しては、バッファーＨＦ（ＨＦ：６ＮＨ４Ｆ）におけ
る８ ｉ０２膜２２とのエツチング選択比を大きくして
マスク効果をもたせる目的から、−例として基板温度３
５０℃てＮ ２ 、 ＮＨｓ 、 ８ ｉＨ４ガスをそ
れぞれ７０ 、６ 、６ＳＣＣＭ反応室に流し、反応室
の圧力ＩＴｏｒｒ 、 ＲＦ電力１０ｏＷの条件下テＳ
ｉＮ膜２３を形成する。これらの条件下で形成したＳｉ
Ｏ＋膜゛２２および８ｉＮ膜２３のバッファーＨＦに対
するエツチング速度はそれぞれ約６０００＾／ｍ ｉ
ｎ 、約１０ ＱＡ／ｍｉｎ テあり、５ｉＣｈ膜２２
のエツチング速度はＳｉＮ膜２３の約６０倍となる。次
Ｋ ５ｊＮＪｌ ２３ 上にホ） ｖジス） （ＡＺＩ
３７０）を塗布した後、通常のホトプロセスによシ、ソ
ース、ドレインおよびゲート電極形成部分２４ 、２５
．２６のホトレジストを開口し、例えばゲート電極形成
部分２６の開口幅が０．５〜１．０μｍ程度、ソースお
よびドレイン電極形成部分２４．２５とゲート電極形成
部分２６の間隔が２μｍ程度となるようにホトレジスト
層２７をバターニングする。次にホトレジスト層２７を
マスクとしてＣＦ４ ガスを用いたりアクティブスパ
ッタ法によ！１ｌＳｉＮ膜２３およびＳ ｉＯ２膜２２
をエツチングし、動作層２１を露出させる。このとき、
サイドエツチングは殆んど行なわれないため、ホトレジ
スト層２７のパターンとほぼ同一のパターンがＳｉＮ膜
２３および８ｉ０２膜２２に形成される。次にホトレジ
スト層２７をレジスト剥離剤（Ｊ−１００）で除去した
後、第２図中）Ｋ示すように通常のホトプロセスにょシ
、ケート電極形成部分２６が選択的に開口したホトレジ
スト層２８を形成する。この際、ホトレジスト層２８は
少なくともソースおよびドレイン電極形成部分２４ 、
２５の露出した動作層２１表面を覆っていればよく、こ
の工程でのマスク合わせ精度はあまυ要求されない。次
に光遮断下にて露出した動作層２１表面を３％酒石酸水
溶液１容積とエチレングリコール２容積とからなる電解
液中で陽極酸化しては形成された酸化被膜を除去するこ
とを繰り返すことにより動作Ｍ２１を掘シ込んで工′ピ
厚を均一化する。陽極酸化は酸化被膜直下の動作層２１
に形成される空乏層が半絶縁性基板２０に到達してピン
チオフ状態となると、酸化被膜の成長が自然に停止する
ことを利用したものであシ、従ってピンチオフ電圧をウ
ェーハ全面に亘りて均一化することができ、結果として
エビ厚を均一にすることができる。ここでは動作層２１
のエビ厚が約０．４５μｍに均一化される。次にアセト
ン等の有機溶剤でホトレジスト層２８を除去した後、第
２図（ｃ）に示すようにゲート電極形成部分２６を選択
的にホトレジスト層２９で被覆する。この際、ホトレジ
スト層２９は少なくともゲート電極形成部分２６を覆っ
ていればよく、この工程でのマスク合わせ精度もあまり
要求されない。次に後に蒸着によって形成されるオーミ
ック金属のリフトオフ及び最終工程での５ｉ０２ ［２
２の除去を容易にするために、ＳｉＯ２膜２２の側壁部
をバッファーＨＦで例えば０．２〜０．３μｍ程度サイ
ドエツチングした後、動作層２１とオーミックコンタク
トを形成する金属として、例えばＡｕ０ｅＮｉ／Ａｕ
３０を直上から約０．３μｍ蒸着する。次罠アセトン等
でホトレジスト層２９を除去することにより、ホトレジ
スト層２９上に被着されたＡｕ ＧｅＮ ｉ ／Ａｕ
３０も同時に除去した後、Ｈ２ガス雰囲気中で４５０℃
１分間程度熱処理を施して低接触抵抗のソース電極３１
、ドレイン電極３２つを形成する。次に第２図（ａ）に
示すように、再度ゲート電極形成部分２６が選択的に開
口したホトレジスト層３３を形成する。この工程でのマ
スク合わせ精度も先の工程と同様あまシ要求されない。
次に露出したＳｉＯ２膜２２の側壁部が例えば約０．５
μｍサイドエツチングされるよう罠バッファー）ＩＦを
用いエツチングする。このとき、ＳｉＮ膜２３のエツチ
ング速度は約１／６０と遅いので殆んど（約８ＯＡ）エ
ツチングされず、エツチング前の開口幅がほぼ維持され
る。
μｍサイドエツチングされるよう罠バッファー）ＩＦを
用いエツチングする。このとき、ＳｉＮ膜２３のエツチ
ング速度は約１／６０と遅いので殆んど（約８ＯＡ）エ
ツチングされず、エツチング前の開口幅がほぼ維持され
る。
後に形成されるゲート電極のゲート長はこのＳｉＮ膜２
３の開口幅によって決捷る。寸た、ＳｉＯ２膜２２のサ
イドエツチング量を増やすことによシゲート逆面１圧を
高くできるが、逆に出力電力は低下する傾向にあるので
、サイドエツチング量はデバイスに要求される特性に応
じて決定されろ。次に露出しだ動作層２１をさらにＨ３
ＰＯ４：Ｈ，２０２：）（２０系ノエツチング液を用い
て７５ｒ’ｄのピンチオフ電圧（〜４ｖ）が得られるオ
で掘υ込む（約０．２５μｍ）ことによシ、第２図（ｄ
）に示すよう々動作層２１のエビ厚が掘シ込み部の中心
からソース及びドレイン電極３１．３２に向って階段状
に厚く変化した二重掘り込み構造が形成される。二重掘
り込み構造の形成はオーミック金属３０を形成する前、
即ち先の均一化工Ｍ後続けて５ｉ０２欣２２をサイドエ
ツチングし、動作層２１を化学エツチングすることによ
って形成してもよいが、オーミック金属３０形成後は該
金属からのリーク電流によシ均−化が困難となるため好
ましくない。次にホトレジスト層３３を除去した後、動
作層２１とショットキ障壁を形成する金属として、例え
ばＡ１．３４を直上から約０．５μｍ蒸着すると、第２
図（ｅ）に示すように８ｉＮｆｐｆ、２３の開口部を通
して掘殴込み部にゲート電極３４１がソース及びドレイ
ン電極３１，３２にに２００℃程度の基板加熱を施すこ
とが望ましい。
３の開口幅によって決捷る。寸た、ＳｉＯ２膜２２のサ
イドエツチング量を増やすことによシゲート逆面１圧を
高くできるが、逆に出力電力は低下する傾向にあるので
、サイドエツチング量はデバイスに要求される特性に応
じて決定されろ。次に露出しだ動作層２１をさらにＨ３
ＰＯ４：Ｈ，２０２：）（２０系ノエツチング液を用い
て７５ｒ’ｄのピンチオフ電圧（〜４ｖ）が得られるオ
で掘υ込む（約０．２５μｍ）ことによシ、第２図（ｄ
）に示すよう々動作層２１のエビ厚が掘シ込み部の中心
からソース及びドレイン電極３１．３２に向って階段状
に厚く変化した二重掘り込み構造が形成される。二重掘
り込み構造の形成はオーミック金属３０を形成する前、
即ち先の均一化工Ｍ後続けて５ｉ０２欣２２をサイドエ
ツチングし、動作層２１を化学エツチングすることによ
って形成してもよいが、オーミック金属３０形成後は該
金属からのリーク電流によシ均−化が困難となるため好
ましくない。次にホトレジスト層３３を除去した後、動
作層２１とショットキ障壁を形成する金属として、例え
ばＡ１．３４を直上から約０．５μｍ蒸着すると、第２
図（ｅ）に示すように８ｉＮｆｐｆ、２３の開口部を通
して掘殴込み部にゲート電極３４１がソース及びドレイ
ン電極３１，３２にに２００℃程度の基板加熱を施すこ
とが望ましい。
最後に、第２図（ｆ）に示すように掘シ込み部及びその
近傍をホトレジスト３５で覆い、Ａｎ ３４ ヲＨａＰ
０４液でエツチング除去し、さらに露出した５ｉ０２膜
２２金バツフアーＩ（、Ｆで除去した後、ホトレジスト
層３５を除去することにより、第２図（ｇ）に示すよう
な二重掘シ込み構造のセルフアラインメント形ＧａＡｓ
ＭＥＳＦＥＴ の基本構造ができ上る。
近傍をホトレジスト３５で覆い、Ａｎ ３４ ヲＨａＰ
０４液でエツチング除去し、さらに露出した５ｉ０２膜
２２金バツフアーＩ（、Ｆで除去した後、ホトレジスト
層３５を除去することにより、第２図（ｇ）に示すよう
な二重掘シ込み構造のセルフアラインメント形ＧａＡｓ
ＭＥＳＦＥＴ の基本構造ができ上る。
伺、以上の実施例ではショットキバリアゲート構造のＧ
ａ Ａ ｓ電界効果トランジスタについて述べたが、
ＧａＡｓ以外の半導体を用いた電界効果トランジスタに
も本発明を適用できることは勿論である。
ａ Ａ ｓ電界効果トランジスタについて述べたが、
ＧａＡｓ以外の半導体を用いた電界効果トランジスタに
も本発明を適用できることは勿論である。
以上述べてきたようＩＣ、本発明によるＧａＡｓＭＥＳ
ＦＥＴの製造方法を用いれば、無機物である８ ｉＮ゛
膜がゲート形成時のマスクとなるだめ、ゲート金属蒸着
前に十分な温度での基板の力ロ熱が可能であす、従来の
ようなホトレジストからの不純物の蒸発、汚染等もない
ため、良好なショットキ特性が再現性よく得られるはか
シでなく、動作層は陽極酸化により均一化されるととも
に、掘シ込み部はスペーサを利用した二重掘シ込み構造
となるのでゲート抵抗の増大を招くことなく効果的にソ
ース抵抗を低減でき、さらにソース、ドレインおよびゲ
ートの各電極間距離はマスクの位置合わせ精度に関係な
く、はぼ１枚のホトマスクで決定されるため、高周波特
性に優れた、かつ特性の揃った素子を再現性良く量産す
ることが可能となった。
ＦＥＴの製造方法を用いれば、無機物である８ ｉＮ゛
膜がゲート形成時のマスクとなるだめ、ゲート金属蒸着
前に十分な温度での基板の力ロ熱が可能であす、従来の
ようなホトレジストからの不純物の蒸発、汚染等もない
ため、良好なショットキ特性が再現性よく得られるはか
シでなく、動作層は陽極酸化により均一化されるととも
に、掘シ込み部はスペーサを利用した二重掘シ込み構造
となるのでゲート抵抗の増大を招くことなく効果的にソ
ース抵抗を低減でき、さらにソース、ドレインおよびゲ
ートの各電極間距離はマスクの位置合わせ精度に関係な
く、はぼ１枚のホトマスクで決定されるため、高周波特
性に優れた、かつ特性の揃った素子を再現性良く量産す
ることが可能となった。
第１図（ａ） 〜（ｂ）は従来（７）ＧａＡｓＭＥＳＦ
ＥＴ の製造方法を説明するだめの図、第２図（ａ）〜
（ｇ）は本発明の一実施例を説明するだめの図で、主要
工程における素子の要部断面である。 図において、１０．２０・・・・・・半絶縁性Ｇ ａ
Ａ ｓ基板、１１．２１ ・−−−−・ｎ型Ｇ ２ Ａ
６動作層、１２，２７．２Ｂ。 ２９．３３．３５・・・・、・・ホトレジスト層、１３
・・・・・・ショットキ金属、１４，３４１ ・・・
・・・ゲート電極、１５゜３１・・・・・・ソース電極
、１６．３２・・・・・・ドレイン電椿、２２・・・・
・・Ｓ ｉｏ２膜、２３・・・・・・ＳｉＮ膜、２４
、２５ 。 ２６・・・・・・それぞれソース、ドレイン、ゲート電
極形成部分、３０・・・・・・ＡｕＧｅＮｉ／Ａｕ 、
３４・・・・・・Ｍを示す。 第４図 ＩｙｒＪＺし１ 沁２図
ＥＴ の製造方法を説明するだめの図、第２図（ａ）〜
（ｇ）は本発明の一実施例を説明するだめの図で、主要
工程における素子の要部断面である。 図において、１０．２０・・・・・・半絶縁性Ｇ ａ
Ａ ｓ基板、１１．２１ ・−−−−・ｎ型Ｇ ２ Ａ
６動作層、１２，２７．２Ｂ。 ２９．３３．３５・・・・、・・ホトレジスト層、１３
・・・・・・ショットキ金属、１４，３４１ ・・・
・・・ゲート電極、１５゜３１・・・・・・ソース電極
、１６．３２・・・・・・ドレイン電椿、２２・・・・
・・Ｓ ｉｏ２膜、２３・・・・・・ＳｉＮ膜、２４
、２５ 。 ２６・・・・・・それぞれソース、ドレイン、ゲート電
極形成部分、３０・・・・・・ＡｕＧｅＮｉ／Ａｕ 、
３４・・・・・・Ｍを示す。 第４図 ＩｙｒＪＺし１ 沁２図
Claims (2)
- （１）半導体動作層上に第１の絶縁膜、該第１の絶縁膜
より、エツチング速度の遅い第２の絶縁膜を該順序に形
成し、前記第１、第２の絶縁膜を選択的に除去して露出
した前記動作層を掘シ込む工程と、前記第１の絶縁膜の
ゲート部相当の側壁部を選択的にサイドエツチングした
後、その下の露出した動作層を所定の深ささらに掘シ込
み、その中にゲート電極を形成する工程とを含むことを
特徴と干る電界効果トランジスタの製造方法。 - （２）前記第１の絶縁膜がＣＶＤ８ｉ０２膜で、前記第
２の絶縁膜がプラズマＣＶＤ８ｉＮ膜であることを特徴
とする特許請求の範囲第１項記載の電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9884683A JPS59224178A (ja) | 1983-06-03 | 1983-06-03 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9884683A JPS59224178A (ja) | 1983-06-03 | 1983-06-03 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59224178A true JPS59224178A (ja) | 1984-12-17 |
Family
ID=14230606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9884683A Pending JPS59224178A (ja) | 1983-06-03 | 1983-06-03 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224178A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005032865A (ja) * | 2003-07-09 | 2005-02-03 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1983
- 1983-06-03 JP JP9884683A patent/JPS59224178A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005032865A (ja) * | 2003-07-09 | 2005-02-03 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP4530627B2 (ja) * | 2003-07-09 | 2010-08-25 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
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