JPS6392062A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、逆メサ形状を有するダミーゲートを用い、電
界効果トランジスタ（以下、ＦＥＴと略す）のソース・
ドレイン電極を前記ダミーゲートとの自己整合により形
成することにより、高周波通信および高速コンピュータ
ー等に利用できる高速化ならびに高性能化した化合物半
導体による電界効果トランジスタの製造方法に関するも
のである。

従来の技術 近年、衛星通信等にみられる数〜数十ＧＨｚ帯を用いた
アナログ通信や、高速演算処理を行うスーパーコンピュ
ーター等のデジタル信号処理の分野において、半導体デ
バイスの高速化、低雑音化等の性能向上のための開発が
、さかんに行われている。特に、従来からの半導体の主
流であるシリコンニ比べ、ヒ化ガリウム（以下ＧａＡＳ
と略す）に代表される化合物半導体は、荷電担体の移動
度がシリコンに比べ大きく、より高速な半導体デバイス
として、アナログ亮周波通信の分野はもちろん、デジタ
ル応用回路の分野においても、まさに実用化がなされよ
うとしている。そして、さらに高速性能の向上をめざし
、寄生抵抗を低減する観点から、ＦＥＴのソース・ドレ
インとゲートとを自己整合により形成する前記ＦＥＴの
製造方法が、提案されている。

以下図面を参照しながら、上述した化合物半導体による
、従来のダミーゲートのパターン反転を用いたＦＥＴの
製造方法の一例について説明する。

第２図（ａ）、　（ｂｌ、　（Ｃ１，ｆｄｌ、　ｆｅ）
は、従来のＦＥＴの製造方法を、主な製造工程について
示した、構造断面図である。第２図ｆａｔ、　（ｂｌ、
　（ｃｌ、　（ｄｌ、　（ｅｌにおいて、１はＧａＡｓ
半１色縁性基（反、２はＦＥＴのチャネルとなる活性層
、３，４はサイドエツチング長ｌを有したＴ字型のダミ
ーゲート６となる、それぞれ窒化シリコン（以下ＳｉＮ
、ｌと略す）膜および酸化シリコン（以下ＳｉＯｘと略
す）膜、５はイオン注入の後アニール処理された高ドー
プｎ型層（以下、ｎ１層と略す）、７は前記ＦＥＴのソ
ース・ドレイン電極、７ａは前記ソース・ドレイン電極
７の形成時に前記ダミーゲート６上に形成されたソース
・ドレイン金属、８は反転パターンレジスト、９は前記
ＦＥＴのゲート電極である。

以上のように構成されたＦＥＴの製造方法について、以
下に説明する。

まず、活性層２を有するＧａＡｓ半絶縁性基板１上にＳ
ｉＮｘ膜３が二層と、５ｉｎＸ膜４からなる三層膜を形
成する（第２図　（ａ））。次に、前記三層膜を反応性
イオンエツチング（Ｒｅａｃｔｉｖｅ　Ｉｏｎ［ｉｔｃ
ｈｉｎｇ　、以下Ｒ■Ｅと略す）によりダミーゲート６
を形成する。このとき、前記ダミーゲート６は前記ＲＩ
Ｅの条件によりサイドエツチング長βを制御し、Ｔ字型
に加工される。次に、前記ダミーゲート６をマスクとし
た自己整合選択イオン注入およびアニールにより、ｎ“
層５を形成する（第２図　（ｂ））。次に再び前記ダミ
ーゲート６をマスクとして、金・ゲルマニウム系合金を
真空蒸着し、ソース・ドレイン電極７を自己整合により
形成する（第２ｒ９　　（ｃｌ）。次にレジスト等の樹
脂による表面平坦化法を利用した前記ダミーゲート６の
パターン反転を行い反転パターンレジスト８を形成する
（第２図　（ｄ））。次に前記反転パターンレジスト８
を用いたリフトオフ法でゲート電極９を形成することに
より、前記ＦＥＴが完成する（第２図　（ｅ））。（例
えば、高橋ら著、電子通信学会技術研究報告、第８３巻
、２４２号１第３１頁〜第３６頁、　１９８４年（ＳＳ
Ｄ　　８３−１０９）参照以上のように、ＦＥＴのソー
ス・ドレインとなるｎ　層５とソース・ドレイン電極７
が、ともにＴ字型をしたダミーゲート６による自己整合
によりＴ字型のサイドエツチング長βだけゲート金属と
隔離して形成されるため、ＦＥＴのゲート・ソース間の
寄生抵抗（以下Ｒ５と略す）を低減するとともに、前記
Ｔ字型のサイドエツチング長ｌによりゲート耐圧も保た
れ、前記ＦＥＴの特性向上となるものである。

発明が解決しようとする問題点 しかしながら上記のような方法では、ｎ　層５とソース
・ドレイン電極７が、ともにサイドエツチング長ｌによ
ってのみゲート金属９と隔離して形成されるため、前記
サイドエツチング長ｌの非常に厳密な制御が必要になる
。ＦＥＴ０高性能化には、前記Ｒｓの低減とともに、ゲ
ート長を短くすることが非常に有効であり、ＧａＡｓＦ
ＥＴでは前記ゲート長がサブミクロンオーダーになりつ
つある。このとき、上記のような方法では数百オングス
トロームのオーダーで前記サイドエツチング長ｌを制御
せねばならない。前記サイドエツチング長ｒが短い場合
、ゲート長は長くなり、またソース・ドレイン電極７と
ソース・ドレイン金属７ａとの段切れに支障をきたし、
ダミーゲート６のパターン反転が困難になる。さらにま
た、パターン反転後のゲート金属９と前記ソース・ドレ
イン電極７とが短絡するという問題が生じる。また前記
サイドエツチング長βが長（なると、前記ダミーゲート
６のサイドエツチングによる部分的な消失により、パタ
ーン反転が不十分となり前記ゲート金属９の断線が生じ
るという問題を有していた。

本発明は上記問題点に鑑み、ダミーゲートを、側壁を有
する逆メサ形状に形成し、ソース・ドレイン電極を自己
整合により形成して寄生抵抗を低減し、もって高速・高
性能な電界効果トランジスタの製造方法を提供するもの
である。

問題点を解決するための手段 上記問題点を解決するために、本発明の電界効果トラン
ジスタの製造方法は、ソース・ドレイン電極が、パター
ン反転によりゲートとなるダミーゲートとの自己整合に
より形成される電界効果トランジスタであって、前記電
界効果トランジスタのチャネルを存する化合物半導体基
板上に、前記化合物半導体基板との選択エツチングが可
能な半導体層をエピタキシャル成長させ、前記半導体層
を逆メサ形状にエツチングしてダミーゲートを形成し、
前記ダミーゲートの側壁に、前記ダミーゲートならびに
前記化合物半導体基板を選択エツチングできる側壁膜を
形成し、前記ダミーゲートならびに前記側壁膜をマスク
としてソース・ドレイン電極を自己整合により形成し、
さらに、前記ダミーゲートのパターン反転によりゲート
を形成するという工程を備えたものである。

作用 本発明は、上記した工程によって、ソース・ドレイン電
極が、ダミーゲートの逆メサ形状による充分な段切れで
もって容易に歩留りよく、そしてサイドエツチングと側
壁の長さにまでゲート金属と近接した自己整合により形
成され、Ｒｓを低減し、かつゲート耐圧も保った、高性
能ＦＥＴが得られる。また前記側壁は、前記ゲート金属
の補強材になると共に化合物半導体基板のパソシヘーシ
ョンにもなる。

さらに、逆メサ形状が、前記ダミーゲートの結晶方位に
よって決定されるので、微細パターンであってもサイド
エツチング長の制御が比較的容易に行うことができる。

実施例 以下、本発明の一実施例の電界効果トランジスタの製造
方法について、図面を参照しながら説明する。

第１図（ａｔ、　（ｂｌ、　（ｃｌ、　（ｄｉ、　（ｅ
）、　（ｆｌ、　ＩｇＬ　（ｈ）、　（ｊｌは本発明の
一実施例における電界効果トランジスタの製造方法を示
した構造断面図である。

第１図（ａ）、　（ｂｌ、　（Ｃ１，（ｄ）、　（ｅ）
、　（ｆ）、　ｆｇ）、　（ｈ）、　（ｉ）において、
１１はＧａＡｓ半絶縁性基板、１２はＧａＡｓＦＥＴの
チャネルとなる活性層、１３は前記ＧａＡｓＦＥＴのソ
ース・ドレインとなるｎ　層、１４は、ゲートマスク１
５によるエツチングで、サイドエツチング長ｌを有する
逆メサ形状をしたダミーゲート１４ａとなるヒ化アルミ
ニウムガリウム（以下Ａ　Ｉ　Ｘ　Ｇ　ａ　ｒ−ｘ　Ａ
　Ｓと略す）膜、！、、は前記ダミーゲート１４ａのパ
ターン反転により形成されるゲート長、托はフレオン系
のプラズマ１７を用いたＲＩＥにより、側壁膜β５を有
する側壁膜１６ａとなるＳｉｎ、膜、１８はソース・ド
レイン電極、１８ａは前記ソース・ドレイン電極１８の
形成時に、前記ゲートマスク１５上に形成されたソース
・ドレイン金属、１９は前記ダミーゲート４ａのパター
ン反転を行うための反転パターンレジスト、２０はゲー
ト電極２１を形成するためのリフトオフレジスト、２１
ａは前記リフトオフレジスト２０により除去されるゲー
ト金属である。

以上のように構成された電界効果トランジスタの製造方
法について、以下に説明する。

第１図は、製造工程を示したものであって、まず、比抵
抗が１０’Ωａｍ以上であるＧａＡｓ半絶縁性基板１１
の（１００）面上に、エピタキシャル成長法により不純
物としてシリコン濃度が３Ｘ１０”／ｃｎ？のｎ型Ｇａ
Ａｓの活性層１２と、２ｘｌＯ１６／ｃｉの高ドープｎ
型ＧａＡｓのｎ＋層１３を、それぞれ厚さ１２００人、
　２０００人に形成し化合物半導体基板とし、さらに半
導体層として、ノンドープのＡＩＸ　Ｇ　ａ　ｌ−７Ａ
ｓ膜１４（ただし、ｘ＝０．３３）を厚さ６０００人に
形成する（第１図　（ａ））。次に金（Ａｕ）を真空蒸
着し、リフトオフ法によりゲートマスク１５を、ゲート
電極の長手方向が、＜ＯＩＤ方向となるように形成し、
前記ゲートマスク１５を用いて、硫酸（９８４％）二過
酸化水素（３０ｗｔ％）：水を体積比１：ｌ：６に混合
したエッチャントで、前記ＡＩＸＧ　ａ　Ｉ−Ｘ　Ａ　
ｓ膜１４をＧａＡｓであるｎ″層１３と選択的にエツチ
ングし、サイドエツチング長ｌを有する逆メサ形状のダ
ミーゲー）１４ａを形成後、減圧化学気相蒸着法により
、Ｓｉｎ、膜１６を厚さ２０００人に形成する（第１図
　（ｂ））。次に三フッ化メタン（ＣＨＦ３）ガスのプ
ラズマ１７を用いたＲＩＥにより、前記Ｓｉｎ、膜１６
を前記ＧａＡｓ半絶縁性基板１１に対して垂直に異方性
エツチングし、側壁膜ｆ、を有する側壁膜１６ａを形成
する（第１図　（ｅ））。次に金・ゲルマニウム系合金
を、前記ゲートマスク１５および前記ダミーゲート１４
ａおよび前記側壁膜１６ａをマスクとして３０００人真
空蒸着し、ソース・ドレイン電極１８ならびに前記ゲー
トマスク１５上にソース・ドレイン金属１８ａを形成す
る　（第１図　（ｄ））。その後、３８０℃、３０秒の
合金化熱処理を行い前記ソース・ドレイン電極１８と前
記ｎＪｉ１３とのオーミンク接合を形成する。次に環化
ゴム系のネガ型レジストを塗布しパターンを平坦化した
後、酸素プラズマによるＲＩＥで前記ソース・ドレイン
金属１８ａの頭出しを行い反転パターンレジスト１９と
する（第１図　（ｅ））。次にノボラック系のポジ型レ
ジストで、前記ソース・ドレイン金属１８ａが露呈した
パターンのリフトオフレジスト２０を形成する（第１図
　（ｆ））。次にヨウ化カリウム（ＫＩ）系エッチャン
トで、前記ソース・ドレイン金属１８ａと前記ゲートマ
スク１５および前記ダミーゲー目６ａを除去後、硫酸・
過酸化水素系エッチャントで前記ｎ″層１３を除去する
（第１図　（ｇ））。次にアルミニウムを全面に真空蒸
着し、Ｔ字型形状を有するゲート電極２１とゲート金属
２１ａを形成する（第１図　（ｈ））。次に前記リフト
オフレジスト２０と前記反転パターンレジスト１９によ
るリフトオフで、前記ゲート金属２１ａを除去する　（
第１図　（１））。

以上のように本実施例によれば、ダミーゲート１４ａを
、基板であるＧａＡｓとエピタキシャル成長し、かつ選
択エツチングが可能であるＡｌｘＧａ、−ｘＡｓで形成
しているため、逆メサ形状が容易に精度よく得られ、も
ってソース・ドレイン電極１６を充分な断切れて自己整
合により形成することができ、さらに、側壁膜１６ａが
ゲート金属２１の補強材となると共に、前記ゲート金属
２１と前記ソース・ドレイン電極１８との間のパンシベ
ーション膜となり、ｎ゛層１３の表面空乏層の増加を防
ぎ、もってＲｓを低減できる。また、ゲート長βが逆メ
サ形状のダミーゲー目４のサンドエツチング長１ｓだけ
ゲートマスク１５より短く形成されるため、本実施例で
ゲートマスク１５のバクーン幅を１μｍとすると、前記
ゲート長１５は約０．３μｍとなり、従来の紫外光によ
る露光装置によっても容易にサブミクロン長のゲートが
形成され、高周波特性の優れたＦＥＴがえられる。

なお、本実施例では、化合物半導体基板をＧａＡｓ半絶
縁性基板１１とし、半導体層をＡｌＸＧａ＋−ｘＡｓ膜
１４としたが、半導体層は化合物半導体基板とエピタキ
シャル成長し選択的にエツチングできるものなら何でも
よく、例えば半導体層をゲルマニウム（Ｇｅ）としても
よい。またＦＥＴの活性層１２をｎ型ＧａＡＳとしたが
、前記活性層１２はＦＥＴのチャネルとなるものなら何
でもよく、例えばＮ型Ａ　ｌＸＧａ、−ＸＡｓ膜とノン
ドープのＧａＡｓ膜とからなるヘテロ接合膜としてもよ
い。

発明の効果 以上のように本発明は、ソース・ドレイン電極が、パタ
ーン反転によりゲートとなるダミーゲートとの自己整合
により形成される電界効果トランジスタであって、前記
電界効果トランジスタのチャネルを有する化合物半導体
基板上に、前記化合物半導体基板との選択エツチングが
可能な半導体層をエピタキシャル成長させ、前記半導体
層を逆メサ形状にエツチングしてダミーゲートを形成し
、前記ダミーゲートの側壁に、前記ダミーゲートならび
に前記化合物半導体基板を選択エツチングできる側壁膜
を形成し、前記ダミーゲートならびに前記側壁膜をマス
クとしてソース・ドレイン電極を自己整合により形成し
、さらに、前記ダミーゲートのパターン反転によりゲー
トを形成することにより、Ｒｓを低減しかつゲート耐圧
も保った高周波特性の優れたＦＥＴがえられる。

【図面の簡単な説明】

第１図ｆａｎ、　（ｂ）、　（ｃｌ、　（ｄｌ、　（ｅ
ｌ、　（ｆｌ、　（ｇｌ、　（ｈｌ、　（１１は、本発
明の一実施例における電界効果トランジスタの製造方法
を示した構造断面図、第２図（８１，（ｂｌ。 ｆｃｌ、　（ｄｌ、　（ｅ）は、従来の電界効果トラン
ジスタの製造方法を示した構造断面図である。 １．１１・・・・・・ＧａＡｓ半絶縁性基板、２，１２
・・・・・・活性層、５，１３・・・・・・ｎ層、６，
１４ａ・・・・・・ダミーゲート、７，１８・・・・・
・ソース・ドレイン電極、８，１９・・・・・・反転パ
ターンレジスト、２０・・・・・・リフトオフレズシト
、９．２１・・・・・・ゲート金属。 代理人の氏名　弁理士　中尾敏男　はか１名／／　−−
−（ｒａ、Ａｓ牛、ｆ’−ｆ！、ｍａｔ反／２−−−・
う占）１ビ主已−ノｇ ２　／　Ｌ−−−ケ―ト４シ罠 第２図 Ｏ 第２図

Claims (2)

【特許請求の範囲】
1. （１）ソース・ドレイン電極が、パターン反転によりゲ
   ートとなるダミーゲートとの自己整合により形成される
   電界効果トランジスタであって、前記電界効果トランジ
   スタのチャネルを有する化合物半導体基板上に、前記化
   合物半導体基板との選択エッチングが可能な半導体層を
   エピタキシャル成長させ、前記半導体層を逆メサ形状に
   エッチングしてダミーゲートを形成し、前記ダミーゲー
   トの側壁に、前記ダミーゲートならびに前記化合物半導
   体基板を選択エッチングできる側壁膜を形成し、前記ダ
   ミーゲートならびに前記側壁膜をマスクとしてソース・
   ドレイン電極を自己整合により形成し、さらに、前記ダ
   ミーゲートのパターン反転によりゲートを形成すること
   を特徴とする電界効果トランジスタの製造方法。
2. （２）化合物半導体基板をヒ化ガリウムとし、半導体層
   をヒ化アルミニウムガリウムまたはゲルマニウムとする
   ことを特徴とする特許請求の範囲第（１）項に記載の電
   界効果トランジスタの製造方法。