JPS6392063A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、逆メサ形状を有するダミーゲートを用い、電
界効果トランジスタ（以下、ＦＥＴと略す）のソース・
ドレイン電極を前記ダミーゲートとの自己整合により形
成することにより、高周波通信および高速コンピュータ
ー等に利用できる高速化ならびに高性能化した化合物半
導体による電界効果トランジスタの製造方法に関するも
のである。

従来の技術 近年、衛星通信等にみられる数〜数十Ｇ　Ｈｚ帯を用い
たアナログ通信や、高速演算処理を行うスーパーコンピ
ューター等のデジタル信号処理の分野において、半導体
デバイスの高速化、低雑音化等の性能向上のための開発
が、さかんに行われている。特に、従来からの半導体の
主流であるシリコンに比べ、ヒ化ガリウム（以下ＱａＡ
ｓと略す）に代表される化合物半導体は、荷電担体の移
動度がシリコンに比べ大きく、より高速な半導体装置イ
スとして、アナログ高周波通信の分野はもちろん、デジ
タル応用回路の分野においても、まさに実用化がなされ
ようとしている。そして、さらに高速性能の向上をめざ
し、寄生抵抗を低減する観点から、ＦＥＴのソース・ド
レインとゲートとを自己整合により形成する、前記ＦＥ
Ｔの製造方法が提案されている。

以下図面を参照しながら、上述した化合物半導体による
、従来のダミーゲートのパターン反転を用いたＦＥＴの
製造方法の一例について説明する。

第２図（ａｌ　、　（ｂｌ　、　（ｃｌ　、　（ｄｉ　
、　（ｅ）は、従来のＦＥＴの製造方法を、主な製造工
程について示した、構造断面図である。第２図（ａ）、
　（ｂｌ、　ｆＣ）、　（ｄｌ、　（ｅ）において、■
はＧａＡｓ半絶縁性基板、２はＦＥＴのチャネルとなる
活性層、３，４はサイドエツチング長ｌを有したＴ字型
のダミーゲート６となる、それぞれ窒化シリコン（以下
５ｉＮＸと略す）膜および酸化シリコン（以下５ｉｎＸ
と略す）膜、５はイオン注入の後アニール処理された高
ドープｎ型層（以下、ｎ゛層と略す）、７は前記ＦＥＴ
のソース・ドレイン電極、７ａは前記ソース・ドレイン
電極７の形成時に前記ダミーゲート６上に形成されたソ
ース・ドレイン金属、８は反転パターンレジスト、９は
前記ＦＥＴのゲート電極である。

以上のように構成されたＦＥＴの製造方法について、以
下に説明する。

まず、活性層２を有するＧａＡｓ半絶縁性基板１上にＳ
ｉＮ、膜３が二層と、Ｓｉｎ、膜４からなる三層膜を形
成する（第２図　（ａ））。次に、前記三層膜を反応性
イオンエツチング（Ｒｅａｃｔｉｖｅ　ＩｏｎＥｔｃｈ
ｉｎｇ　、以下ＲＩＥと略す）によりダミーゲート６を
形成する。このとき、前記ダミーゲート６は前記ＲＩＥ
の条件によりサイドエツチング長ｌを制御し、Ｔ字型に
加工される。次に、前記ダミーゲート６をマスクとした
自己整合選択イオン注入およびアニールにより、ｎ″層
５形成する（第２図　（ｂ））。次に再び前記ダミーゲ
ート６をマスクとして、金・ゲルマニウム系合金を真空
蒸着し、ソース・ドレイン電極７を自己整合により形成
する（第２図　（Ｃ））。次にレジスト等の樹脂による
表面平坦化法を利用した前記ダミーゲート６のパターン
反転を行い反転パターンレジスト８を形成する（第２図
　（ｄ））。次に前記反転パターンレジスト８を用いた
りフトオフ法でゲート電極９を形成することにより、前
記ＦＥＴが完成する（第２図　（ｅ））。（例えば、高
橋ら著、電子通信学会技術研究報告、第８３巻、２４２
号、第３１頁〜第３６頁、　　１９８４年（ＳＳＤ　　
８３　１０９）参照）以上のように、ＦＥＴのソース・
ドレインとなるｎ′″層５とソース・ドレイン電極７が
、ともにＴ字型をしたダミーゲート６による自己整合に
よりＴ字型のサイドエンチング長ｌたけゲート金属と隔
離して形成されるため、ＦＥＴのゲート・ソース間の寄
生抵抗（以下Ｒｓと略す）を低減するとともに、前記Ｔ
字型のサイドエツチング長ｌによりゲート耐圧も保たれ
、前記ＦＥＴの特性向上となるものである。

発明が解決しようとする問題点 しかしながら上記のような方法では、ｎ“層５とソース
・ドレイン電極７が、ともにサイドエツチング長ｌによ
ってのみゲート金属９と隔離して形成されるため、前記
サイドエツチング長ｌの非常に厳密な制御が必要になる
。ＦＥＴ０高性能化には、前記Ｒｓの低減とともに、ゲ
ート長を短くすることが非常に有効であり、ＧａＡｓＦ
ＥＴでは前記ゲート長がサブミクロンオーダーになりつ
つある。このとき、上記のような方法では数百オングス
トロームのオーダーで前記サイドエツチング長ｌを制御
せねばならない。前記サイドエツチング長ｌが短い場合
、ゲート長は長くなり、またソース・ドレイン電極７と
ソース・ドレイン金属７ａとの段切れに支障をきたし、
ダミーゲート６のパターン反転が困難になる。さらにま
た、パターン反転後のゲート金属９と前記ソース・ドレ
イン電極７とが短絡するという問題が生じる。また前記
サイドエツチング長ｌが長くなると、前記ダミーゲート
６のサイドエツチングによる部分的な消失により、パタ
ーン反転が不十分となり前記ゲート金属９の断線が生じ
るという問題を有していた。

本発明は、上記問題点に鑑み、ダミーゲートを逆メサ形
状に形成し、ソース・ドレイン電極を自己整合により形
成して寄生抵抗を低減し、もって高速・高性能な電界効
果トランジスタの製造方法を提供するものである。

問題点を解決するための手段 上記問題点を解決するために、本発明の電界効果トラン
ジスタの製造方法は、ソース・ドレイン電極が、パター
ン反転によりゲートとなるダミーゲートとの自己整合に
より形成される電界効果トランジスタであって、前記電
界効果トランジスタのチャネルを有する化合物半導体基
板上に、前記化合物半導体基板との選択エツチングが可
能な半導体層をエピタキシャル成長させ、前記半導体層
を逆メサ形状にエツチングしてダミーゲートを形成し、
前記ダミーゲートをマスクとしてソース・ドレイン電極
を自己整合により形成し、さらに、前記ダミーゲートの
パターン反転によりゲートを形成するという工程を備え
たものである。

作用 本発明は、上記した工程によって、ソース・ドレイン電
極が、ダミーゲートの逆メサ形状による充分な段切れで
もって容易に歩留りよく、そしてサイドエツチング長に
までゲート金属と近接した自己整合により形成され、Ｒ
ｓを低減し、かつゲート耐圧も保った、高性能ＦＥＴが
得られる。

また逆メサ形状が、前記ダミーゲートの結晶方位によっ
て決定されるので、微細パターンであってもサンドエツ
チング長の制御が比較的容易に行うことができる。

実施例 以下、本発明の一実施例の電界効果トランジスタの製造
方法について、図面を参照しながら説明する。

第１図（ａｌ、　（ｂ）、　（Ｃ１，（ｄ）、　（８１
，（ｆ）、　（ｇ）、　（ｈ）は本発明の一実施例にお
ける電界効果トランジスタの製造方法を示した構造断面
図である。

第１図（ａ）、　（ｂｌ、　（Ｃｌ、　（ｄｌ、　（ｅ
ｌ、　ｉｆ）、　（ｇ）、　ｆｈ）において、１１はＧ
ａＡｓ半絶縁性基板、１２はＧａＡｓＦＥＴのチャネル
となる活性層、１３は前記ＧａＡｓＦＥＴのソース・ド
レインとなるｎ３層、１４は、ゲートマスク１５による
エツチングで、サイドエツチング長ｌを有する逆メサ形
状をしたダミーゲート１４ａとなるヒ化アルミニウムガ
リウム（以下ＡＩ　ｘ　Ｇ　ａ　Ｉ−Ｘ　Ａ　Ｓと略す
）膜、１．は前記グミーー）１４ａのパターン反転によ
り形成されるゲート長、１６はソース・ドレイン電極、
１６ａは前記ソース・ドレイン電極１６の形成時に、前
記ゲートマスク１５上に形成されたソース・ドレイン金
属、１７は前記ダミーゲート１４ａのパターン反転を行
うための反転パターンレジスト、１８はゲート電極１９
を形成するためのリフトオフレジスト、１９ａは前記リ
フトオフレジスト１８により除去されるゲート金属であ
る。

以上のように構成された電界効果トランジスタの製造方
法について、以下に説明する。

第１図は、製造工程を示したものであって、まず、比抵
抗が１０７Ωｃｍ以上であるＧａＡｓ半絶縁性基板１１
の（１００）面上に、エピタキシャル成長法により不純
物としてシリコン濃度が３Ｘ１０”／ｃｆｆｌのｎ型Ｇ
ａＡｓの活性［１２と、２Ｘ１０”ｃｎｌの高ドープｎ
型ＧａＡｓのｎ＋層１３を、それぞれ厚さ１２００人、
　２０００人に形成し化合物半４体基板とし、さらに半
導体層として、ノンドープのＡ１．Ｇａ、−８Ａｓ膜１
４（ただし、ｘ　＝０．３３）を厚さ６０００人に形成
する（第１図　（ａ））。次に金（Ａｕ）を真空蒸着し
、リフトオフ法によりゲートマスク１５を、ゲート電極
の長手方向が、＜０１１＞方向となるように形成し、前
記ゲートマスク１５をマスクとして、硫酸（９８御ｔ％
）：過酸化水素（３０ｗｔ％）：水を体積比１：に６に
混合したエッチャントで、前記Ａ１ｘＧａＩ−ＸＡＳ膜
１４をＧａＡｓであるｎ″層１３と選択的にエツチング
し、サイドエツチング長ｌを有する逆メサ形状のダミー
ゲート１４ａを形成する（第１図　（ｂ））。次に金・
ゲルマニウム系合金を前記ゲートマスク１５および前記
ダミーゲート４ａをマスクとして３０００人真空蒸着し
、ソース・ドレイン電極１６ならびに前記ゲートマスク
１５上にソース・ドレイン金属１６ａを形成する（第１
図（Ｃ））。

その後、３８０℃、３０秒の合金化熱処理を行い前記ソ
ース・ドレイン電極１６と前記ｎ“層１３とのオーミッ
ク接合を形成する。次に環化ゴム系のネガ型レジストを
塗布しパターンを平坦化した後、酸素プラズマによるＲ
ＩＥで前記ソース・ドレイン金属１６ａの頭出しを行い
反転パターンレジスト１７とする（第１図　（ｄ））。

次にノボラック系のポジ型レジストで、前記ソース・ド
レイン金属１６ａが露呈したパターンのリフトオフレジ
スト１８を形成する（第１図　（Ｃ））。次にヨウ化カ
リウム（１１）系エッチャントで、前記ソース・ドレイ
ン金属１６ａと前記ゲートマスク１５および前記ダミー
ゲート１４ａを除去後、硫酸・過酸化水素系エッチャン
トで前記ｎ層１３を除去する（第１図　（ｆ））。次に
アルミニウムを全面に真空蒸着し、Ｔ字型形状を有する
ゲート電極１９とゲート金属１９ａを形成する（第１図
　（ｇ））。

次に前記リフトオフレジスト１８と前記反転パターンレ
ジスト１７によるリフトオフで前記ゲート金属１９ａを
除去する（第１図　（ｈ））。

以上のように本実施例によれば、ダミーゲート１４ａを
、基板であるＧａＡｓとエピタキシャル成長し、かつ選
択エツチングが可能であるＡ１．０ａ！〜ＸＡＳで形成
しているため、逆メサ形状が容易に精度よ（得られ、も
ってソース・ドレイン電極１６を充分な断切れて自己整
合により形成することができ、Ｒｓを低減できる。また
、ゲート長！！９が逆メサ形状のダミーゲート４のサイ
ドエツチング長ｌたけゲートマスク１５より短く形成さ
れるため、本実施例でゲートマスク１５のパターン幅を
１μｍとすると、前記ゲート長１９は約０．３μｍとな
り、従来の紫外光による露光装置によっても容易にサブ
ミクロン長のゲートが形成され、高周波特性の優れたＦ
ＥＴがえられる。

なお、本実施例では、化合物半導体基板をＧａＡｓ半絶
縁性基板１１とし、半導体層をＡｌＸＧａ１−ＸＡｓ膜
１４としたが、半導体層は化合物半導体基板と工ｅタキ
シャル成長し選択的にエツチングできるものなら何でも
よく、例えば半導体層をゲルマニウム（Ｇｅ）としても
よい。またＦＥＴの活性層１２をｎ型ＧａＡｓとしたが
、前記活性層１２はＦＥＴのチャネルとなるものなら何
でもよく、例えばＮ型７６１１ＸＧａ＋−８Ａｓ膜とノ
ンドープのＧａＡｓ膜とからなるヘテロ接合膜としても
よい。

発明の効果 以上のように本発明は、ソース・ドレイン電極が、パタ
ーン反転によりゲートとなるダミーゲートとの自己整合
により形成される電界効果トランジスタであって、前記
電界効果トランジスタのチャネルを有する化合物半導体
基板上に、前記化合物半導体基板との選択エツチングが
可能な半導体層をエピタキシャル成長させ、前記半導体
層を逆メサ形状にエツチングしてダミーゲートを形成し
、前記ダミーゲートをマスクとしてソース・ドレイン電
極を自己整合により形成し、さらに、前記ダミーゲート
のパターン反転によりゲートを形成することにより、Ｒ
ｓを低減しかつゲート耐圧も保った高周波特性の優れた
ＦＥＴがえられる。

【図面の簡単な説明】

第１図（ａｌ、　（ｂｌ、’　（ｃｌ、　（ｄｌ、　（
ｅｌ、　（ｆｌ、　（ｇＬ　（ｈｌは、本発明の一実施
例における電界効果トランジスタの製造方法を示した構
造断面図、第２図（ａ＋、　（ｂ＋、　（Ｃ１゜（ｄｌ
、　（８１は、従来の電界効果トランジスタの製造方法
を示した構造断面図である。 １．１１・・・・・・ＧａＡｓ半絶縁性基板、２，１２
・・・・・・活性層、５，１３・・・・・・ｎ層、６．
１４ａ・・・・・・ダミーゲート、７，１６・・・・・
・ソース・ドレイン電極、８，１７・・・・・・反転パ
ターンレジスト、１８・・・・・・リフトオフレジスト
、９．１９・・・・・・ゲート金属。 代理人の氏名　弁理士　中尾敏男　はか１名１１　−ｍ
−ねＡＳ　牛と’ｅ−３シ：）：ミノトｉ己Ｊ、ヲ１ノ
じ２．１２−　　砧と屑 第　１　ズ　　　　　　　　　　１７−−−反射パター
ンレジ゛スト２３１図 第１図 第２図 第２図

Claims (2)

【特許請求の範囲】
1. （１）ソース・ドレイン電極が、パターン反転によりゲ
   ートとなるダミーゲートとの自己整合により形成される
   電界効果トランジスタであって、前記電界効果トランジ
   スタのチャネルを有する化合物半導体基板上に、前記化
   合物半導体基板との選択エッチングが可能な半導体層を
   エピタキシャル成長させ、前記半導体層を逆メサ形状に
   エッチングしてダミーゲートを形成し、前記ダミーゲー
   トをマスクとしてソース・ドレイン電極を自己整合によ
   り形成し、さらに、前記ダミーゲートのパターン反転に
   よりゲートを形成することを特徴とする電界効果トラン
   ジスタの製造方法。
2. （２）化合物半導体基板をヒ化ガリウムとし、半導体層
   をヒ化アルミニウムガリウムまたはゲルマニウムとする
   ことを特徴とする特許請求の範囲第（１）項に記載の電
   界効果トランジスタの製造方法。