JPH0737905A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0737905A JPH0737905A JP18257693A JP18257693A JPH0737905A JP H0737905 A JPH0737905 A JP H0737905A JP 18257693 A JP18257693 A JP 18257693A JP 18257693 A JP18257693 A JP 18257693A JP H0737905 A JPH0737905 A JP H0737905A
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Abstract
(57)【要約】
【目的】 サブミクロンゲート長で低ゲート抵抗なｎ型
高濃度層非対称ＧａＡｓＭＥＳＦＥＴの製造方法を提供
する。 【構成】 ＧａＡｓ基板１にドレイン側ｎ型低濃度層５
と自己整合した絶縁薄膜パターン７を形成する。このパ
ターン上に高融点金属ゲート電極８を形成する。これに
より実効的なゲート長を短縮し、またｎ型高濃度層をソ
ース側とドレイン側で非対称に形成する。
高濃度層非対称ＧａＡｓＭＥＳＦＥＴの製造方法を提供
する。 【構成】 ＧａＡｓ基板１にドレイン側ｎ型低濃度層５
と自己整合した絶縁薄膜パターン７を形成する。このパ
ターン上に高融点金属ゲート電極８を形成する。これに
より実効的なゲート長を短縮し、またｎ型高濃度層をソ
ース側とドレイン側で非対称に形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関するもので、化合物半導体、特にＧａＡｓ
電界効果トランジスタに関するものである。
製造方法に関するもので、化合物半導体、特にＧａＡｓ
電界効果トランジスタに関するものである。
【０００２】
【従来の技術】近年、半導体の進歩はめざましく、あら
ゆる分野で使用されている。特にＳｉ半導体の高集積化
はシステムの小型化や高性能化に大きく寄与している。
また、化合物半導体ＩＣも集積度は低いものの実用化さ
れ始めている。なかでも、ＧａＡｓＩＣはＳｉＩＣに比
べて高速動作が可能や、低消費電力化が可能といった特
徴があり携帯電話をはじめとする移動体通信機器で実用
化が本格的に始まっている。
ゆる分野で使用されている。特にＳｉ半導体の高集積化
はシステムの小型化や高性能化に大きく寄与している。
また、化合物半導体ＩＣも集積度は低いものの実用化さ
れ始めている。なかでも、ＧａＡｓＩＣはＳｉＩＣに比
べて高速動作が可能や、低消費電力化が可能といった特
徴があり携帯電話をはじめとする移動体通信機器で実用
化が本格的に始まっている。
【０００３】ＧａＡｓＩＣでは、能動素子としてＭＥＳ
ＦＥＴ（金属半導体接合型電界効果トランジスタ）が広
く用いられ、プロセスにおいては特性の高性能化、均一
化のために自己整合プロセスが一般的に用いられてい
る。この自己整合プロセスはイオン注入法を用いてソー
ス・ドレイン抵抗を下げるために、高融点金属からなる
ゲート金属を形成して、そのゲート金属をマスクとして
ゲート金属の両側に自己整合でキャリア濃度が高いソー
スドレイン領域を形成する方法である。そして、さらに
高性能化を実現するために、ゲート長の短縮が積極的に
図られており、ゲート長が０．５μｍ以下というＦＥＴ
も開発されている。ところが、高融点ゲートＦＥＴでは
高融点金属が高抵抗のためゲート抵抗が大きくなりやす
く、ゲート長の短縮により一層ゲート抵抗の低減が要求
される。
ＦＥＴ（金属半導体接合型電界効果トランジスタ）が広
く用いられ、プロセスにおいては特性の高性能化、均一
化のために自己整合プロセスが一般的に用いられてい
る。この自己整合プロセスはイオン注入法を用いてソー
ス・ドレイン抵抗を下げるために、高融点金属からなる
ゲート金属を形成して、そのゲート金属をマスクとして
ゲート金属の両側に自己整合でキャリア濃度が高いソー
スドレイン領域を形成する方法である。そして、さらに
高性能化を実現するために、ゲート長の短縮が積極的に
図られており、ゲート長が０．５μｍ以下というＦＥＴ
も開発されている。ところが、高融点ゲートＦＥＴでは
高融点金属が高抵抗のためゲート抵抗が大きくなりやす
く、ゲート長の短縮により一層ゲート抵抗の低減が要求
される。
【０００４】図４（ａ）〜（ｄ）に従来のサブミクロン
ゲート長ＧａＡｓＭＥＳＦＥＴの製造方法を示す。図３
において２１は半絶縁性ＧａＡｓ基板、２２はｎ型活性
層、２３は高融点金属ゲート電極、２４はｎ型高濃度
層、２５は絶縁膜、２６はオーミック電極、２７はゲー
ト金属である。
ゲート長ＧａＡｓＭＥＳＦＥＴの製造方法を示す。図３
において２１は半絶縁性ＧａＡｓ基板、２２はｎ型活性
層、２３は高融点金属ゲート電極、２４はｎ型高濃度
層、２５は絶縁膜、２６はオーミック電極、２７はゲー
ト金属である。
【０００５】半絶縁性ＧａＡｓ基板２１にイオン注入で
ｎ型活性層２２を形成し、高融点金属薄膜例えばＷＳｉ
を全面に形成し所望の高融点金属ゲート電極２３に形成
する（ａ）。
ｎ型活性層２２を形成し、高融点金属薄膜例えばＷＳｉ
を全面に形成し所望の高融点金属ゲート電極２３に形成
する（ａ）。
【０００６】次にオーミックコンタクト形成のためにｎ
型高濃度層２４をイオン注入で形成し、注入層の活性化
のためにアニールを行う（ｂ）。
型高濃度層２４をイオン注入で形成し、注入層の活性化
のためにアニールを行う（ｂ）。
【０００７】その後、全面に表面保護のため絶縁膜２５
を例えばシリコン窒化膜で形成し、前記ｎ型高濃度層２
４上にオーミック金属例えばＡｕＧｅ、Ｎｉ、Ａｕをリ
フトオフ方で形成し、４５０℃、１０分のアロイによ
り、オーミック電極２６を形成する（ｃ）。
を例えばシリコン窒化膜で形成し、前記ｎ型高濃度層２
４上にオーミック金属例えばＡｕＧｅ、Ｎｉ、Ａｕをリ
フトオフ方で形成し、４５０℃、１０分のアロイによ
り、オーミック電極２６を形成する（ｃ）。
【０００８】その後、全面にフォトレジスト膜を平坦に
形成しエッチバック法によりゲート電極を頭出し、、前
記ゲート電極２３上にゲート金属２７例えばＴｉ、Ａｕ
を選択的に形成してＦＥＴを完成する（ｄ）。
形成しエッチバック法によりゲート電極を頭出し、、前
記ゲート電極２３上にゲート金属２７例えばＴｉ、Ａｕ
を選択的に形成してＦＥＴを完成する（ｄ）。
【０００９】
【発明が解決しようとする課題】しかしながら前述のよ
うな従来のＧａＡｓＭＥＳＦＥＴの製造方法ではゲート
電極とドレイン側のｎ型高濃度層との間隔が狭くＦＥＴ
特性でドレイン耐圧が悪いという問題があった。ドレイ
ン耐圧向上のためにはゲート・ドレイン間隔をある程度
とる必要があり、自己整合で形成するには図５に示すよ
うに、ｎ型高濃度層２４形成のためのイオン注入時に絶
縁膜２８を通して注入し、ゲート電極サイドで絶縁膜の
膜厚だけ間隔をとる方法がある。しかし、この方法では
ソース側もｎ型高濃度層とゲート電極の間隔ができ、Ｆ
ＥＴ特性なかでも相互コンダクタンスが低下するという
問題があった。また、従来例ではゲート金属１７を平坦
化法で形成しているが、これは均一性、再現性が悪く加
工歩留が低いという問題があった。
うな従来のＧａＡｓＭＥＳＦＥＴの製造方法ではゲート
電極とドレイン側のｎ型高濃度層との間隔が狭くＦＥＴ
特性でドレイン耐圧が悪いという問題があった。ドレイ
ン耐圧向上のためにはゲート・ドレイン間隔をある程度
とる必要があり、自己整合で形成するには図５に示すよ
うに、ｎ型高濃度層２４形成のためのイオン注入時に絶
縁膜２８を通して注入し、ゲート電極サイドで絶縁膜の
膜厚だけ間隔をとる方法がある。しかし、この方法では
ソース側もｎ型高濃度層とゲート電極の間隔ができ、Ｆ
ＥＴ特性なかでも相互コンダクタンスが低下するという
問題があった。また、従来例ではゲート金属１７を平坦
化法で形成しているが、これは均一性、再現性が悪く加
工歩留が低いという問題があった。
【００１０】本発明は、このような課題を解決して自己
整合プロセスにおけるＧａＡｓＭＥＳＦＥＴの製造工程
で、ｎ型高濃度層をソース側とドレイン側で非対称と
し、またゲート金属の形成も容易に行える製造方法を提
供し、高性能で加工歩留の高い半導体装置の製造方法を
提供するものである。
整合プロセスにおけるＧａＡｓＭＥＳＦＥＴの製造工程
で、ｎ型高濃度層をソース側とドレイン側で非対称と
し、またゲート金属の形成も容易に行える製造方法を提
供し、高性能で加工歩留の高い半導体装置の製造方法を
提供するものである。
【００１１】
【課題を解決するための手段】本発明は上記課題を解決
するために、半導体基板にイオン注入によりｎ型活性層
を形成する工程と、ドレイン側ｎ型低濃度層をイオン注
入で形成する工程と、前記ドレイン側ｎ型低濃度層上に
前記ドレイン側ｎ型低濃度層と同形状の絶縁薄膜パター
ンを自己整合で形成する工程と、全面に高融点金属薄膜
を形成し、前記絶縁薄膜パターン上および前記半導体基
板上におよぶ位置に前記高融点金属薄膜を加工し高融点
金属ゲート電極を形成する工程と、前記高融点金属ゲー
ト電極をマスクにソース・ドレインｎ型高濃度層をイオ
ン注入により形成する工程とを有する半導体装置の製造
方法とする。
するために、半導体基板にイオン注入によりｎ型活性層
を形成する工程と、ドレイン側ｎ型低濃度層をイオン注
入で形成する工程と、前記ドレイン側ｎ型低濃度層上に
前記ドレイン側ｎ型低濃度層と同形状の絶縁薄膜パター
ンを自己整合で形成する工程と、全面に高融点金属薄膜
を形成し、前記絶縁薄膜パターン上および前記半導体基
板上におよぶ位置に前記高融点金属薄膜を加工し高融点
金属ゲート電極を形成する工程と、前記高融点金属ゲー
ト電極をマスクにソース・ドレインｎ型高濃度層をイオ
ン注入により形成する工程とを有する半導体装置の製造
方法とする。
【００１２】また半導体基板全面に絶縁薄膜を形成する
工程と、フォトレジストをマスクに前記絶縁薄膜を通し
てイオン注入でドレイン側ｎ型低濃度層を形成する工程
と、リフトオフ法により金属薄膜パターンを前記ドレイ
ン側ｎ型低濃度層上に形成する工程と、前記金属薄膜パ
ターンをマスクに前記絶縁薄膜をエッチングする工程
と、前記金属薄膜パターンを除去し絶縁薄膜パターンを
形成する工程と、前記絶縁薄膜パターン上および前記半
導体基板上におよぶ位置に高融点金属ゲート電極を形成
する工程と、前記高融点金属ゲート電極をマスクにソー
ス・ドレインｎ型高濃度層をイオン注入により形成する
工程とを有する半導体装置の製造方法とする。
工程と、フォトレジストをマスクに前記絶縁薄膜を通し
てイオン注入でドレイン側ｎ型低濃度層を形成する工程
と、リフトオフ法により金属薄膜パターンを前記ドレイ
ン側ｎ型低濃度層上に形成する工程と、前記金属薄膜パ
ターンをマスクに前記絶縁薄膜をエッチングする工程
と、前記金属薄膜パターンを除去し絶縁薄膜パターンを
形成する工程と、前記絶縁薄膜パターン上および前記半
導体基板上におよぶ位置に高融点金属ゲート電極を形成
する工程と、前記高融点金属ゲート電極をマスクにソー
ス・ドレインｎ型高濃度層をイオン注入により形成する
工程とを有する半導体装置の製造方法とする。
【００１３】
【作用】本発明は上述したように、ドレイン側ｎ型低濃
度層と自己整合した絶縁薄膜パターンにより高融点金属
ゲート電極を用いた自己整合プロセスでｎ型高濃度層を
ソース側、ドレイン側で非対称に形成でき、さらに従来
のゲート長で実効的にサブミクロンゲート長ＦＥＴを実
現することができ、ゲート抵抗の低減も実現できる。
度層と自己整合した絶縁薄膜パターンにより高融点金属
ゲート電極を用いた自己整合プロセスでｎ型高濃度層を
ソース側、ドレイン側で非対称に形成でき、さらに従来
のゲート長で実効的にサブミクロンゲート長ＦＥＴを実
現することができ、ゲート抵抗の低減も実現できる。
【００１４】
【実施例】図１および図２に本発明半導体装置の実施例
を示す。図１および図２において１は半絶縁性ＧａＡｓ
基板、２はｎ型活性層、３は絶縁薄膜、４はフォトレジ
スト、５はドレイン側ｎ型低濃度層、６は金属薄膜、７
は絶縁薄膜パターン、８は高融点金属ゲート電極、９は
ｎ型高濃度層、１０は絶縁膜、１１はオーミック電極、
１２はゲート金属である。
を示す。図１および図２において１は半絶縁性ＧａＡｓ
基板、２はｎ型活性層、３は絶縁薄膜、４はフォトレジ
スト、５はドレイン側ｎ型低濃度層、６は金属薄膜、７
は絶縁薄膜パターン、８は高融点金属ゲート電極、９は
ｎ型高濃度層、１０は絶縁膜、１１はオーミック電極、
１２はゲート金属である。
【００１５】半絶縁性ＧａＡｓ基板１にイオン注入でｎ
型活性層２を形成し、全面に絶縁薄膜３例えばシリコン
酸化膜を形成する（ａ）。
型活性層２を形成し、全面に絶縁薄膜３例えばシリコン
酸化膜を形成する（ａ）。
【００１６】次に、フォトレジスト４をマスクにドレイ
ン側ｎ型低濃度層５をイオン注入で形成する（ｂ）。
ン側ｎ型低濃度層５をイオン注入で形成する（ｂ）。
【００１７】その後、リフトオフ法によりドレイン側ｎ
型低濃度層５上に金属薄膜６例えばＡｌで形成する
（ｃ）。
型低濃度層５上に金属薄膜６例えばＡｌで形成する
（ｃ）。
【００１８】次に、前記金属薄膜６をマスクに前記絶縁
薄膜３を加工し、絶縁薄膜パターン７を形成後、前記金
属薄膜６を除去する（ｄ）。
薄膜３を加工し、絶縁薄膜パターン７を形成後、前記金
属薄膜６を除去する（ｄ）。
【００１９】次いで、全面に高融点金属薄膜例えばＷＳ
ｉを全面に形成した後、前記半導体基板１上および前記
絶縁薄膜パターン７におよぶ位置に高融点金属薄膜を加
工し高融点金属ゲート電極８を形成する（ｅ）。
ｉを全面に形成した後、前記半導体基板１上および前記
絶縁薄膜パターン７におよぶ位置に高融点金属薄膜を加
工し高融点金属ゲート電極８を形成する（ｅ）。
【００２０】次に前記高融点金属ゲート電極８の両側に
ソース・ドレインｎ型高濃度層９をイオン注入で形成
し、活性化のためのアニールを行う（ｆ）。
ソース・ドレインｎ型高濃度層９をイオン注入で形成
し、活性化のためのアニールを行う（ｆ）。
【００２１】その後、全面に表面保護のため絶縁膜１０
を例えばシリコン窒化膜で形成し、前記ｎ型高濃度層９
上にオーミック電極１１を形成する（ｇ）。
を例えばシリコン窒化膜で形成し、前記ｎ型高濃度層９
上にオーミック電極１１を形成する（ｇ）。
【００２２】その後、前記高融点金属ゲート電極８上の
前記絶縁膜１０を開口し、ゲート金属１２を形成してＧ
ａＡｓＭＥＳＦＥＴを完成する（ｈ）。
前記絶縁膜１０を開口し、ゲート金属１２を形成してＧ
ａＡｓＭＥＳＦＥＴを完成する（ｈ）。
【００２３】本実施例ではドレイン側ｎ型低濃度層と自
己整合した絶縁薄膜パターンを形成し、このパターン上
に高融点金属ゲート電極を形成することにより実効的な
ゲート長を短縮することができ、０．５μｍ以下のゲー
ト電極を簡単に形成できる。また、ゲート抵抗低減のた
めのゲート金属の形成も、平坦化法等の特殊技術を用い
なくても容易に形成できる。さらに、この絶縁薄膜パタ
ーンにより自己整合で形成されるｎ型高濃度層がソース
側とドレイン側で非対称に形成でき、図３に示すよう
に、ＦＥＴ特性で相互コンダクタンスを低下させること
なくドレイン耐圧を向上させることができる。
己整合した絶縁薄膜パターンを形成し、このパターン上
に高融点金属ゲート電極を形成することにより実効的な
ゲート長を短縮することができ、０．５μｍ以下のゲー
ト電極を簡単に形成できる。また、ゲート抵抗低減のた
めのゲート金属の形成も、平坦化法等の特殊技術を用い
なくても容易に形成できる。さらに、この絶縁薄膜パタ
ーンにより自己整合で形成されるｎ型高濃度層がソース
側とドレイン側で非対称に形成でき、図３に示すよう
に、ＦＥＴ特性で相互コンダクタンスを低下させること
なくドレイン耐圧を向上させることができる。
【００２４】なお、本発明では絶縁薄膜パターンにシリ
コン酸化膜を用いたが、これはシリコン窒化膜や他の絶
縁膜であってもよい。
コン酸化膜を用いたが、これはシリコン窒化膜や他の絶
縁膜であってもよい。
【００２５】また、本発明の実施例で高融点金属膜にＷ
Ｓｉ用いたが、高融点金属はこれに限らずＷＳｉＮなど
他の高融点金属膜であっても良い。
Ｓｉ用いたが、高融点金属はこれに限らずＷＳｉＮなど
他の高融点金属膜であっても良い。
【００２６】
【発明の効果】本発明は上述したように、ドレイン側ｎ
型低濃度層と自己整合した絶縁薄膜パターンにより、高
融点金属ゲート電極を用いた自己整合プロセスでｎ型高
濃度層をソース側、ドレイン側で非対称に形成でき、さ
らに従来のゲート長で実効的にサブミクロンゲート長Ｆ
ＥＴを実現することができ、ゲート抵抗の低減も実現で
きる。
型低濃度層と自己整合した絶縁薄膜パターンにより、高
融点金属ゲート電極を用いた自己整合プロセスでｎ型高
濃度層をソース側、ドレイン側で非対称に形成でき、さ
らに従来のゲート長で実効的にサブミクロンゲート長Ｆ
ＥＴを実現することができ、ゲート抵抗の低減も実現で
きる。
【図１】本発明の実施例を示すＧａＡｓＦＥＴの製造工
程断面図
程断面図
【図２】本発明の実施例を示すＧａＡＳＦＥＴの製造工
程断面図
程断面図
【図３】本発明の効果を示す特性図
【図４】従来の半導体装置の製造方法を示す製造工程断
面図
面図
【図５】従来の半導体装置の製造方法を示す製造工程断
面図
面図
１ 半導体基板 ２ ｎ型活性層 ３ 絶縁薄膜 ４ フォトレジスト ５ ドレイン側ｎ型低濃度層 ６ 金属薄膜 ７ 絶縁薄膜パターン ８ 高融点金属ゲート電極 ９ ｎ型高濃度層 １０ 絶縁膜 １１ オーミック電極 １２ ゲート金属
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/417 7376−4Ｍ Ｈ０１Ｌ 29/50 Ｊ 7376−4Ｍ 29/80 Ｂ
Claims (3)
- 【請求項１】半導体基板にイオン注入によりｎ型活性層
を形成する工程と、ドレイン側ｎ型低濃度層をイオン注
入で形成する工程と、前記ドレイン側ｎ型低濃度層上に
前記ドレイン側ｎ型低濃度層と同形状の絶縁薄膜パター
ンを自己整合で形成する工程と、全面に高融点金属薄膜
を形成し、前記絶縁薄膜パターン上および前記半導体基
板上におよぶ位置に前記高融点金属薄膜を加工し高融点
金属ゲート電極を形成する工程と、前記高融点金属ゲー
ト電極をマスクにソース・ドレインｎ型高濃度層をイオ
ン注入により形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項２】半導体基板全面に絶縁薄膜を形成する工程
と、フォトレジストをマスクに前記絶縁薄膜を通してイ
オン注入でドレイン側ｎ型低濃度層を形成する工程と、
リフトオフ法により金属薄膜パターンを前記ドレイン側
ｎ型低濃度層上に形成する工程と、前記金属薄膜パター
ンをマスクに前記絶縁薄膜をエッチングする工程と、前
記金属薄膜パターンを除去し絶縁薄膜パターンを形成す
る工程と、前記絶縁薄膜パターン上および前記半導体基
板上におよぶ位置に高融点金属ゲート電極を形成する工
程と、前記高融点金属ゲート電極をマスクにソース・ド
レインｎ型高濃度層をイオン注入により形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項３】高融点金属膜がタングステンを含むシリサ
イドからなることを特徴とする請求項１記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18257693A JPH0737905A (ja) | 1993-07-23 | 1993-07-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18257693A JPH0737905A (ja) | 1993-07-23 | 1993-07-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0737905A true JPH0737905A (ja) | 1995-02-07 |
Family
ID=16120700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18257693A Pending JPH0737905A (ja) | 1993-07-23 | 1993-07-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0737905A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990060853A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 반도체 소자의 트랜지스터 형성 방법 |
| US6483135B1 (en) | 1998-09-22 | 2002-11-19 | Nec Compound Semiconductor Devices, Ltd. | Field effect transistor |
| US9199507B2 (en) | 2010-05-20 | 2015-12-01 | Europe Brands S.à.r.l. | Writing instrument and ink cartridge unit |
-
1993
- 1993-07-23 JP JP18257693A patent/JPH0737905A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990060853A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 반도체 소자의 트랜지스터 형성 방법 |
| US6483135B1 (en) | 1998-09-22 | 2002-11-19 | Nec Compound Semiconductor Devices, Ltd. | Field effect transistor |
| US9199507B2 (en) | 2010-05-20 | 2015-12-01 | Europe Brands S.à.r.l. | Writing instrument and ink cartridge unit |
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