JPH0666336B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0666336B2 JPH0666336B2 JP26784084A JP26784084A JPH0666336B2 JP H0666336 B2 JPH0666336 B2 JP H0666336B2 JP 26784084 A JP26784084 A JP 26784084A JP 26784084 A JP26784084 A JP 26784084A JP H0666336 B2 JPH0666336 B2 JP H0666336B2
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- 238000000034 method Methods 0.000 title claims description 22
- 230000005669 field effect Effects 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 238000007747 plating Methods 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000011347 resin Substances 0.000 claims description 13
- 229920005989 resin Polymers 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 12
- 229910052737 gold Inorganic materials 0.000 claims description 5
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 8
- 238000000137 annealing Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910001080 W alloy Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、寄生抵抗の小さな電果効果トランジスタの製
造方法に関する。
造方法に関する。
（従来技術とその問題点） GaAsショットキゲート電界効果トランジスタは、近年高
速ＩＣを指向してその集積化が進められている。ここで
最近試みられている製造プロセスは、特にノーマリオフ
型において重要なソース抵抗を低減させるためのセルフ
アラインプロセスであり、これを第３図を用いて説明す
る。まず半絶縁性基板１１上の能動層１２上に耐熱性の
ゲート電極１３例えばＷ合金を用いたゲートを形成し
（第３図(a)）、該ゲート電極１３をマスクにし、ソー
スおよびドレイン領域にドナーイオンのイオン注入を行
い、さらにアニールを行ってn+領域１４，１５を形成し
（第３図(b)）、次いでソース電極１６およびドレイン
電極１７を形成する（第３図(c)）プロセスである。か
かるプロセスによればソース抵抗はかなり小さくなる。
しかしながら、ソースおよびドレイン電極は通常目合せ
で形成され、ゲート端つまりn+領域端に近接させること
はできないため、素子の微細化に限度があるばかりでな
く、ゲートが微細化されるに従ってソース抵抗は無視で
きない大きさとなる。さらにこの場合、耐熱性ゲート金
属、例えばTiWやＷシリサイドの抵抗率は比較的大きい
ので、ゲート抵抗も大きく増大する。この点を改善した
プロセスが本出願人による特開昭57-152168，特開昭57-
152166に提案されている。例えば第４図に示すように、
耐熱性ゲート１３上にAu層１８が被着された電極をマス
クにイオン注入を行い、アニールを行ってn+領域１４，
１５を形成し（第４図(a)）、Au層１８をマスクにして
ソース１６およびドレイン電極１７を被着形成する（第
４図(b)）プロセスである。なお１９はAu層上に被着さ
れたオーム性電極金属である。該プロセスによれば確か
にソース抵抗およびゲート抵抗は極めて小さい値に低減
できる。しかしながら、該プロセスでは、耐熱性金属上
にAuが被着された状態でアニールを行うため、Auが拡散
し、GaAsと反応しないように耐熱性金属の厚さ、および
アニール条件を最適化する必要がある。また該プロセス
においてＴ型ゲートは下側の耐熱性金属のサイドエッチ
ングによって形成するため、実際のゲート長がプロセス
中に観測できないという不都合さもある。
速ＩＣを指向してその集積化が進められている。ここで
最近試みられている製造プロセスは、特にノーマリオフ
型において重要なソース抵抗を低減させるためのセルフ
アラインプロセスであり、これを第３図を用いて説明す
る。まず半絶縁性基板１１上の能動層１２上に耐熱性の
ゲート電極１３例えばＷ合金を用いたゲートを形成し
（第３図(a)）、該ゲート電極１３をマスクにし、ソー
スおよびドレイン領域にドナーイオンのイオン注入を行
い、さらにアニールを行ってn+領域１４，１５を形成し
（第３図(b)）、次いでソース電極１６およびドレイン
電極１７を形成する（第３図(c)）プロセスである。か
かるプロセスによればソース抵抗はかなり小さくなる。
しかしながら、ソースおよびドレイン電極は通常目合せ
で形成され、ゲート端つまりn+領域端に近接させること
はできないため、素子の微細化に限度があるばかりでな
く、ゲートが微細化されるに従ってソース抵抗は無視で
きない大きさとなる。さらにこの場合、耐熱性ゲート金
属、例えばTiWやＷシリサイドの抵抗率は比較的大きい
ので、ゲート抵抗も大きく増大する。この点を改善した
プロセスが本出願人による特開昭57-152168，特開昭57-
152166に提案されている。例えば第４図に示すように、
耐熱性ゲート１３上にAu層１８が被着された電極をマス
クにイオン注入を行い、アニールを行ってn+領域１４，
１５を形成し（第４図(a)）、Au層１８をマスクにして
ソース１６およびドレイン電極１７を被着形成する（第
４図(b)）プロセスである。なお１９はAu層上に被着さ
れたオーム性電極金属である。該プロセスによれば確か
にソース抵抗およびゲート抵抗は極めて小さい値に低減
できる。しかしながら、該プロセスでは、耐熱性金属上
にAuが被着された状態でアニールを行うため、Auが拡散
し、GaAsと反応しないように耐熱性金属の厚さ、および
アニール条件を最適化する必要がある。また該プロセス
においてＴ型ゲートは下側の耐熱性金属のサイドエッチ
ングによって形成するため、実際のゲート長がプロセス
中に観測できないという不都合さもある。
（発明の目的） 本発明の目的は、改善されたプロセスでの以上のような
不都合さも解消する。ソース抵抗およびゲート抵抗の極
めて小さい電界効果トランジスタの製造方法を提供する
ことにある。
不都合さも解消する。ソース抵抗およびゲート抵抗の極
めて小さい電界効果トランジスタの製造方法を提供する
ことにある。
（発明の構成） 本発明によれば半絶縁性基板上に能動層を形成した後、
該能動層上にゲート電極を形成し、必要に応じて該ゲー
ト電極をマスクとして、高ドープコンタクト領域を形成
した後、給電用の金属膜を全面に被着し、次いで表面の
平坦性が増すように絶縁性の樹脂層を全面に被覆し、さ
らに該樹脂層を薄化し、前記ゲート電極の上面を露出さ
せ、該露出させたゲート電極の上面にAuあるいはAgめっ
き層を形成した後、前記樹脂層およびゲート外の金属膜
を除去することを特徴とする電界効果トランジスタの製
造方法が得られる。
該能動層上にゲート電極を形成し、必要に応じて該ゲー
ト電極をマスクとして、高ドープコンタクト領域を形成
した後、給電用の金属膜を全面に被着し、次いで表面の
平坦性が増すように絶縁性の樹脂層を全面に被覆し、さ
らに該樹脂層を薄化し、前記ゲート電極の上面を露出さ
せ、該露出させたゲート電極の上面にAuあるいはAgめっ
き層を形成した後、前記樹脂層およびゲート外の金属膜
を除去することを特徴とする電界効果トランジスタの製
造方法が得られる。
さらに本発明によれば、動作域を兼ねる半絶縁性基板上
に絶縁膜を形成し、該絶縁膜上にゲート電極を形成し、
該ゲート電極をマスクとして高ドープコンタクト領域を
形成した後、給電用の金属膜を全面に被着し、次いで表
面の平坦性が増すように絶縁性の樹脂層を全面に被覆
し、さらに該樹脂層を薄化し、前記ゲート電極の上面を
露出させ、該露出させたゲート電極の上面にAuあるいは
Agめっき層を形成した後、前記樹脂層およびゲート外の
金属膜を除去することを特徴とする電界効果トランジス
タの製造方法が得られる。
に絶縁膜を形成し、該絶縁膜上にゲート電極を形成し、
該ゲート電極をマスクとして高ドープコンタクト領域を
形成した後、給電用の金属膜を全面に被着し、次いで表
面の平坦性が増すように絶縁性の樹脂層を全面に被覆
し、さらに該樹脂層を薄化し、前記ゲート電極の上面を
露出させ、該露出させたゲート電極の上面にAuあるいは
Agめっき層を形成した後、前記樹脂層およびゲート外の
金属膜を除去することを特徴とする電界効果トランジス
タの製造方法が得られる。
（構成の詳細な説明） 以下本発明についてそれぞれ一実施例をもって詳細に説
明する。
明する。
第１の発明の一実施例としてGaAsショットキゲート電界
効果トランジスタを製作した場合について第１図を用い
て説明する。まず半絶縁性GaAs基板１１上に、Siイオン
を例えば注入エネルギー５０keV，ドース量２×１０12c
m-3注入し、800℃１０分間アニールを行って、ｎ型能動
層１２を形成する（第１図(a)）。次いでゲート長0.5μ
ｍ，厚さ0.6μｍのWSi耐熱性ゲート１３をドライエッチ
ングによって形成する。（第１図(b)）。このWSiゲート
をマスクとしてSiイオンを例えば注入エネルギー１００
keV，ドース量１×１０14cm-3でもってゲートの両側に
注入し、９５０℃２秒間短時間アニールを行ってｎ＋コ
ンタクト領域１４，１５を形成する（第１図(c)）。次
にめっき時の給電用として0.1μｍの厚さのNi膜２０を
ウエハー全面に蒸着する（第１図(d)）。次に表面が平
坦になりやすい樹脂層例えばホトレジスト層３１で全面
を被覆する（第１図(e)）。すなわちゲート部分ではホ
トレジスト層が他より薄くなるようにする。これは例え
ば１μｍの厚さにポジ型ホトレジストを塗布し、高温で
ベーキングを行って流動化させることによって容易に実
現できる。次いで、酸素の反応性イオンエッチングによ
り上方よりレジストを一様に薄化し、Niが上面に被着さ
れたWSiゲートの上面のみ露出させる（第１図(f)）。露
出したゲート上面に0.4μｍの厚さにAuめっき層２２を
形成する（第１図(g)）。ここでNi膜２０はめっき時の
電流供給路となると共にWSi上へのめっきの付着性を改
善する効果も有する。この時横方向へも厚さと同程度め
っき層が成長する結果、Ｔ型電極が形成される。次いで
ホトレジスト層およびゲート外のNi膜２０を除去すれば
ゲート電極が完成する（第１図(h)）。さらに該Auめっ
き層２２をマスクにして、上方よりオーミック金属のAu
GeNi１９を蒸着し、熱処理を行ってソース電極１６およ
びドレイン電極１７を形成すれば電界効果トランジスタ
が完成する。（第１図(i)）。
効果トランジスタを製作した場合について第１図を用い
て説明する。まず半絶縁性GaAs基板１１上に、Siイオン
を例えば注入エネルギー５０keV，ドース量２×１０12c
m-3注入し、800℃１０分間アニールを行って、ｎ型能動
層１２を形成する（第１図(a)）。次いでゲート長0.5μ
ｍ，厚さ0.6μｍのWSi耐熱性ゲート１３をドライエッチ
ングによって形成する。（第１図(b)）。このWSiゲート
をマスクとしてSiイオンを例えば注入エネルギー１００
keV，ドース量１×１０14cm-3でもってゲートの両側に
注入し、９５０℃２秒間短時間アニールを行ってｎ＋コ
ンタクト領域１４，１５を形成する（第１図(c)）。次
にめっき時の給電用として0.1μｍの厚さのNi膜２０を
ウエハー全面に蒸着する（第１図(d)）。次に表面が平
坦になりやすい樹脂層例えばホトレジスト層３１で全面
を被覆する（第１図(e)）。すなわちゲート部分ではホ
トレジスト層が他より薄くなるようにする。これは例え
ば１μｍの厚さにポジ型ホトレジストを塗布し、高温で
ベーキングを行って流動化させることによって容易に実
現できる。次いで、酸素の反応性イオンエッチングによ
り上方よりレジストを一様に薄化し、Niが上面に被着さ
れたWSiゲートの上面のみ露出させる（第１図(f)）。露
出したゲート上面に0.4μｍの厚さにAuめっき層２２を
形成する（第１図(g)）。ここでNi膜２０はめっき時の
電流供給路となると共にWSi上へのめっきの付着性を改
善する効果も有する。この時横方向へも厚さと同程度め
っき層が成長する結果、Ｔ型電極が形成される。次いで
ホトレジスト層およびゲート外のNi膜２０を除去すれば
ゲート電極が完成する（第１図(h)）。さらに該Auめっ
き層２２をマスクにして、上方よりオーミック金属のAu
GeNi１９を蒸着し、熱処理を行ってソース電極１６およ
びドレイン電極１７を形成すれば電界効果トランジスタ
が完成する。（第１図(i)）。
以上より明らかなように、本発明による製造方法では、
リソグラフィ技術を用いた微細加工はゲート電極形成の
１回行うだけであり、しかもこのときは精密な位置合せ
は不要であり、他の工程は極めて簡単なセルフアライン
プロセスで寄生抵抗の小さな微細構造の電界効果トラン
ジスタを製造できる。すなわち上記例では、ゲート長0.
5μｍに対して、実際のゲート電極の配線部分は、抵抗
率の小さいAuの１．３μｍ長の電極が使え、ゲート抵抗
は極めて小さくなる。さらにソース−ゲート間隔が0.4
μｍと短く、ソース抵抗も極めて小さい。なお、ソース
−ゲート間隔はAuめっきの成長量によって制御できる。
さらに本発明の製法においては、Au層の形成前にアニー
ル工程を行うことができるので、アニールの許容温度範
囲および時間範囲を広くとることができる。
リソグラフィ技術を用いた微細加工はゲート電極形成の
１回行うだけであり、しかもこのときは精密な位置合せ
は不要であり、他の工程は極めて簡単なセルフアライン
プロセスで寄生抵抗の小さな微細構造の電界効果トラン
ジスタを製造できる。すなわち上記例では、ゲート長0.
5μｍに対して、実際のゲート電極の配線部分は、抵抗
率の小さいAuの１．３μｍ長の電極が使え、ゲート抵抗
は極めて小さくなる。さらにソース−ゲート間隔が0.4
μｍと短く、ソース抵抗も極めて小さい。なお、ソース
−ゲート間隔はAuめっきの成長量によって制御できる。
さらに本発明の製法においては、Au層の形成前にアニー
ル工程を行うことができるので、アニールの許容温度範
囲および時間範囲を広くとることができる。
以上ではイオン注入によるｎ＋コンタクト領域を形成し
た場合について説明したが、エピタキシャル成長による
ｎ＋コンタクト層を用いてもよいしｎ＋コンタクト領域
の形成を行わなければ、通常の構造ではあるがソース−
ゲート間およびゲート−ドレイン間の短いショットキゲ
ート電界効果トランジスタがセルフアラインプロセスで
容易に製作できる。この場合にも以上で説明した寄生抵
抗の小さい効果は発揮できる。またソースおよびドレイ
ン電極、１６，１７は通常の位置合わせの方法でも形成
できることはいうまでもない。
た場合について説明したが、エピタキシャル成長による
ｎ＋コンタクト層を用いてもよいしｎ＋コンタクト領域
の形成を行わなければ、通常の構造ではあるがソース−
ゲート間およびゲート−ドレイン間の短いショットキゲ
ート電界効果トランジスタがセルフアラインプロセスで
容易に製作できる。この場合にも以上で説明した寄生抵
抗の小さい効果は発揮できる。またソースおよびドレイ
ン電極、１６，１７は通常の位置合わせの方法でも形成
できることはいうまでもない。
本発明の第２の発明の一実施例としてエンハンスメント
型InP絶縁ゲート電界効果トランジスタを製作した場合
について第４図を用いて説明する。まず動作域を兼ねる
半絶縁性InP基板２３上に、ゲート絶縁膜としてＣＶＤS
iO2膜２４を600Åの厚さに被着し、さらにゲート長１μ
ｍ，厚さ0.5μｍのＷのゲート電極１３を形成し、ゲー
ト電極をマスクにしてSiイオンを注入、アニールを行っ
てｎ＋コンタクト領域１４，１５を形成する（第２図
(a)）。以下第１の実施例と同じく、給電用として５０
０Åの厚さのTi膜２０を被着、ホトレジスト層２１被
覆、平坦化、ゲート電極上面の露出、Auめっき層２２形
成を行う（第２図(b)）。次いでホトレジスト層２１お
よびゲート外のTi膜２０を除去すればゲート電極が完成
する。（第２図(c)）。さらに通常のレジスト工程によ
ってSiO2膜を除去オーミック金属のAuGeNiを蒸着し、熱
処理を行ってソース電極１６およびドレイン電極１７を
形成すれば（第２図(d)）。寄生抵抗の小さな高性能絶
縁ゲート電界効果トランジスタが完成する。なお以上で
はエンハンスメント型トランジスタについて説明した
が、半絶縁性InP基板上にｎ型InP能動層を形成し、その
上にゲート絶縁膜を介してゲート電極が形成されたディ
プリーション型絶縁ゲート電界効果トランジスタの製作
にも有効であることは明らかである。また本工程におい
て、基板２３の代わりに半絶縁性GaAs基板上に高純度Ga
Asを成長させたものを、さらにゲート絶縁膜４２の代わ
りに該高純度GaAs層上に連続成長させたｎ型あるいはア
ンドープのGaAlAs層を用いれば、GaAlAsと高純度GaAsと
のヘテロ接合のGaAs側に蓄積される２次元電子層のキャ
リア数をゲート１３で制御する電界効果トランジスタと
なる。
型InP絶縁ゲート電界効果トランジスタを製作した場合
について第４図を用いて説明する。まず動作域を兼ねる
半絶縁性InP基板２３上に、ゲート絶縁膜としてＣＶＤS
iO2膜２４を600Åの厚さに被着し、さらにゲート長１μ
ｍ，厚さ0.5μｍのＷのゲート電極１３を形成し、ゲー
ト電極をマスクにしてSiイオンを注入、アニールを行っ
てｎ＋コンタクト領域１４，１５を形成する（第２図
(a)）。以下第１の実施例と同じく、給電用として５０
０Åの厚さのTi膜２０を被着、ホトレジスト層２１被
覆、平坦化、ゲート電極上面の露出、Auめっき層２２形
成を行う（第２図(b)）。次いでホトレジスト層２１お
よびゲート外のTi膜２０を除去すればゲート電極が完成
する。（第２図(c)）。さらに通常のレジスト工程によ
ってSiO2膜を除去オーミック金属のAuGeNiを蒸着し、熱
処理を行ってソース電極１６およびドレイン電極１７を
形成すれば（第２図(d)）。寄生抵抗の小さな高性能絶
縁ゲート電界効果トランジスタが完成する。なお以上で
はエンハンスメント型トランジスタについて説明した
が、半絶縁性InP基板上にｎ型InP能動層を形成し、その
上にゲート絶縁膜を介してゲート電極が形成されたディ
プリーション型絶縁ゲート電界効果トランジスタの製作
にも有効であることは明らかである。また本工程におい
て、基板２３の代わりに半絶縁性GaAs基板上に高純度Ga
Asを成長させたものを、さらにゲート絶縁膜４２の代わ
りに該高純度GaAs層上に連続成長させたｎ型あるいはア
ンドープのGaAlAs層を用いれば、GaAlAsと高純度GaAsと
のヘテロ接合のGaAs側に蓄積される２次元電子層のキャ
リア数をゲート１３で制御する電界効果トランジスタと
なる。
また以上の各実施例ではAuめっき層を用いたが、同じく
抵抗率の小さいAgめっき層も用いることができる。
抵抗率の小さいAgめっき層も用いることができる。
（発明の効果） 以上述べた様に本発明によれば、寄生抵抗の小さい電界
効果トランジスタを製作でき、マイクロ波低雑音・高出
力デバイスの高性能化を推進することができる。また本
発明の製法は電界効果トランジスタのゲート電極ばかり
でなく、半導体装置の電極の低抵抗化に有効である。
効果トランジスタを製作でき、マイクロ波低雑音・高出
力デバイスの高性能化を推進することができる。また本
発明の製法は電界効果トランジスタのゲート電極ばかり
でなく、半導体装置の電極の低抵抗化に有効である。
第３図(a)〜(c)および第４図(a)(b)は従来の電界効果ト
ランジスタのセルフアラインプロセスの工程を説明する
ための図である。第１図(a)〜(i)および第２図(a)〜(d)
は本発明による第１および第２の発明の各一実施例の工
程を説明するための図である。ここで１１：半絶縁性基
板、１２：能動層、１３：ゲート電極、１４および１
５：ｎ＋コンタクト領域、１６：ソース電極、１７：ド
レイン電極、１８：Au層、１９：オーム性電極金属、２
０：給電用金属膜、２１：樹脂層、２２：Auめっき層、
２３：動作域を兼ねる半絶縁性基板、２４：ゲート絶縁
膜である。
ランジスタのセルフアラインプロセスの工程を説明する
ための図である。第１図(a)〜(i)および第２図(a)〜(d)
は本発明による第１および第２の発明の各一実施例の工
程を説明するための図である。ここで１１：半絶縁性基
板、１２：能動層、１３：ゲート電極、１４および１
５：ｎ＋コンタクト領域、１６：ソース電極、１７：ド
レイン電極、１８：Au層、１９：オーム性電極金属、２
０：給電用金属膜、２１：樹脂層、２２：Auめっき層、
２３：動作域を兼ねる半絶縁性基板、２４：ゲート絶縁
膜である。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (2)
- 【請求項１】半絶縁性基板上に能動層を形成した後、該
能動層上にゲート電極を形成し、必要に応じて該ゲート
電極をマスクとして高ドープコンタクト領域を形成した
後、給電用の金属膜を全面に被着し、次いで表面の平坦
性が増すように絶縁性の樹脂層を全面に被覆し、さらに
該樹脂層を薄化し、前記ゲート電極の上面を露出させ、
該露出させたゲート電極の上面にAuあるいはAgめっき層
を形成した後前記樹脂層およびゲート外の金属膜を除去
することを特徴とする電界効果トランジスタの製造方
法。 - 【請求項２】動作域を兼ねる半絶縁性基板上に絶縁膜を
形成し、該絶縁膜上にゲート電極を形成し、該ゲート電
極をマスクとして高ドープコンタクト領域を形成した
後、給電用の金属膜を全面に被着し、次いで表面の平坦
性が増すように絶縁性の樹脂層を全面に被覆し、さらに
該樹脂層を薄化し、前記ゲート電極の上面を露出させ、
該露出させたゲート電極の上面にAuあるいはAgめっき層
を形成した後、前記樹脂層およびゲート外の金属膜を除
去することを特徴とする電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26784084A JPH0666336B2 (ja) | 1984-12-19 | 1984-12-19 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26784084A JPH0666336B2 (ja) | 1984-12-19 | 1984-12-19 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61144880A JPS61144880A (ja) | 1986-07-02 |
| JPH0666336B2 true JPH0666336B2 (ja) | 1994-08-24 |
Family
ID=17450349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26784084A Expired - Lifetime JPH0666336B2 (ja) | 1984-12-19 | 1984-12-19 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666336B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02244642A (ja) * | 1989-03-16 | 1990-09-28 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
1984
- 1984-12-19 JP JP26784084A patent/JPH0666336B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61144880A (ja) | 1986-07-02 |
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