JPH01293571A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果トランジスタ、バラクタダイオード等
の半導体素子の製造方法に関する。

〔従来技術〕

電界効果トランジスタ等の半導体素子を、特性の均一性
、再現性に優れたイオン注入法を利用して製造する場合
、イオン注入層の活性化及びオーミック電極用金属のオ
ーミック合金化の熱処理が必要となる。

第１６図はＧａＡｓを用いた電界効果トランジスタの主
要工程を示す工程図であり、第１６図（イ）に示す如く
半絶縁性のＧａＡｓ基板５１上にその表面側から不純物
イオンを注入して能動層となるべきｎ型半導体層５２を
形成し、チャネル領域とすべき位置にレジストによるダ
ミーゲート電極５７′をパターニングした後、これをマ
スクとしてイオン注入を行ってｎ型半導体Ｎ５２よりも
深く、ｎ゛型型半体体層５４形成する。その後、ダミー
ゲート電極５７′を除去し、ＧａＡｓ基板の表面全面に
ＳｉＮ、ＳｉＯ□等の保護膜５５を形成し、８００℃程
度の熱処理を施してイオン注入層であるｎ型、ｎ°型型
厚導体層５２５４の活性化を行う。

次いで第１６図（ニ）に示す如く保護膜５５を除去した
後、チャネル領域上にレジストによるダミーゲート電極
５７＃をパターニングし、第１６図（ホ）に示す如くオ
ーミック電極５８用金属を蒸着し、リフトオフ法によっ
てダミーゲート電極５７＃及びこれに堆積しであるオー
ミック電極用金属を除去した後、オーミック合金化の熱
処理を施し、その後このチャネル領域にゲート電極５７
を形成する。

第１２図に示す従来方法はＧａＡｓ基板６１にフォトレ
ジスト層６２をパターニング形成し、イオン注入によっ
てｎ型半導体層６３を形成し〔第１７図（イ）〕、その
上に耐熱ゲート電極６７用金属を形成し、フォトレジス
ト層６２をマスクにして耐熱ゲート電極６７に加工した
後〔第１７図（ロ）〕、この耐熱ゲート電極６７、レジ
スト層６５をマスクにしてイオン注入によってｎ＋型型
厚導体層６４６４を形成し〔第１７図（ハ）〕、その後
レしスト１１６５．６２を除去し、上部に絶縁膜６９を
形成し、イオン注入層であるｎ型半導体層６３、ｎ゛型
型厚導体層６４活性化のためのアニールを施し〔第１７
図（ニ）〕、その後、絶縁膜６９にエツチングを施して
ｎ゛型型厚導体層６４６４を露出させ、ここにオーミッ
ク電極６８用金属、例えばＡｕ、　Ｇｅ、　Ｎｉ合金系
を蒸着し、これに対するアロイ処理を施す〔第１７図（
ホ）〕。

また第１８図に示す従来方法はＧａＡｓ基板６１にフォ
トレジスト層６２をバターニング形成し、イオン注入に
ってｎ型半導体層６３を形成し〔第１８図（イ）〕、そ
の上に耐熱ゲート電極６７を蒸着して加工し〔第１８図
（ロ）〕、その周囲に絶縁膜６９を形成した後、レジス
ト層６５をマスクにしてオーミック電極６８用金属を蒸
着し〔第１８図（ニ）〕、リフトオフ法によってレジス
ト層６５を除去した後、オーミック電極６８用金属をエ
ツチングし、ゲート電極６７とオーミック電極６８とを
分離する〔第１８図（ホ）〕。

第１９図はバラクタダイオードの従来の製造方法におけ
る主要工程を示す工程図であり、第１９図（イ）に示す
如（ｎ”型絶縁性基板７１上にｎ−型半導体層７２をエ
ピタキシャル形成した後、このｎ−型半導体層７２にそ
の表面側からＳｉイオンを注入して表面にｎ型半導体層
７３を形成する。次にこのｎ型、ｎ−型半導体層７３．
７２にわたって第１９図（ロ）に示す如（メサエッチン
グを施すと共にｎ゛梨型半絶縁基板７１を露出させ、こ
の露出させたｎ゛梨型半絶縁基板７１及びメサ部上面、
側面にわたってＳｉＮ等の保護膜７４を形成し、８００
〜９００℃で０〜１０秒間ランプアニールを施し、次い
で第１９図（ニ）に示す如（ｎ”型半絶縁性基板７１上
の保護膜６４を除去してこの上にＡｕ、Ｎｉ、Ａｕ＋Ｇ
ｅのオーミック電極７８用金属を堆積し、４００℃〜５
００℃で６０〜１５０秒間アロイを施し、オーミック電
極７８用金属の合金化を行う。

そしてメサ部上面の保護膜７４を除去してここにシヨト
キ−電極７６用金属、例えばＡｕ、　Ｐｔ、　Ｔｉを堆
積せしめである。

〔発明が解決しようとする課題〕

イオン注入層の活性化にはランプアニールを用いて８５
０℃程度で５秒前、後のアニール処理が、またオーミッ
ク電極用金属の合金化には、例えばｎ型ＧａＡｓ層上の
Ａｕ−Ｇｅ−Ｎｉ系オーミフク金属に対しては４００℃
前後のアロイ処理が夫々必要とされる。このため熱処理
工程自体が２工程必要とされる外、活性化処理後にオー
ミック電極用金属の付着を余儀なくされ、更にこれに伴
うレジスト層の除去工程等が必要となり、アライメント
回数も増加して工数が多いという問題があった。

本発明はかかる事情に鑑みなされたものであって、その
目的とするところは近年開発されているＷ２門ｏ、　Ｉ
ｎ、　Ｇｅ或いはＷ、　Ｎｉ、　Ｎ１Ｉｚ、　Ｎｉ等の
８００℃以上の高温熱処理を施してもコンタクト抵抗の
増大しない金属を用いることにより、工程の大幅な簡略
化を可能とした半導体素子の製造方法を提供するにある
。

〔課題を解決するための手段〕

本発明に係る半導体素子の製造方法は、半絶縁性基板に
対するイオン注入及びオーミック電極用金属の付着を行
った後、イオン注入層の活性化及びオーミック電極用金
属の合金化のための熱処理を同時的に行う工程を含む。

〔作用〕

本発明にあってはこれによって工数の大幅な低減が可能
となり、しかもコンタクト抵抗の増大が持たらされるこ
とがない。

〔実施例］ 以下本発明をその実施例を示す図面に基づいて具体的に
説明する。

〔実施例１〕 第１図（イ）、（ロ）、（ハ）は本発明を相補型ＧａＡ
ｓ接合電界効果トランジスタによるインバータ回路の製
造に適用した実施例１における主要工程を示す工程図で
ある１、先ず第１図（イ）に示す如く半絶縁性のＧａＡ
ｓ基板１上にＳｉＮ膜２を均一に形成した後、選択イオ
ン注入層によりＧａＡｓ基板１内にｎ型半導体層３、ｐ
゛型型厚導体層４ｎ型半導体層５、ｎ゛型型半体体層６
形成する。即ち、ｎ型層３の両端部寄りの位置及びｎ型
層５の中央部に位置させて夫々ｐ゛型層４を形成し、次
いでＳｉＮ膜２上２上ォトレジスト層７をパターン形成
し、これを膜としてｎ型層４の両端部寄りの位置及びｐ
型層３の中央部に夫々ｎ゛型層６を選択注入によって形
成する。

次に同じくフォトレジスト層１０をマスクとして各ｎ°
型層６と対応する部分のＳｉＮ膜２に選択エツチングを
施し、第１図（ロ）に示す如く各ｐ゛型層に而し７てオ
ーミック電極８用金属、例えばｉｈ、　Ｎｉ、　Ｗを付
着させた後、リフトオフ法によっ′ｒフォトレジスト層
７をこ１１７１１−に付着したオーミ・・り電極８用金
属と共に除去し、８５０℃前後の熱処理をｈさして各イ
オ：／汀＼層の゛活性化及びオーミ・り電極８用金属の
オーミ　・り合金化を同時的に行う。

同様にして再度５ｉＮｌｊＪ２及びオーミック電極８Ｌ
にフォトし・シスト層をパターニング形成し、これをマ
スクとして各ｐ゛型Ｎ６と対応する部分のＳｉＮ膜２に
選択エツチングを施し、ここにオーミック電極９用金属
を付着させた後リフトオフ法によりフォトレジスト層を
その上に付着したオーミック電極９用金属と共に除去し
、４００℃程度で熱処理を施してオーミック電極９用金
属のオーミック合金化を行わしめる。

（実施例２） 第２図（イ）〜（ト）は本発明をＥ／Ｄ型インバータの
作製に適用した場合を示す実施例２における主要工程を
示す工程図である。

先ず第２図（イ）に示す如く半絶縁性のＧａＡｓ基板１
表面からイオン注入法により不遠物を注入し、表面から
所要深さにわたるＥ型の゛活性層１１を形成すると共に
、一部には第２図（ロ）に示す如くこのＥ型の活性層１
１よりも深ヒｌ′）型の活性層１２を選択形成する。

次に第１１図（ハ）に示す如くＥ型゛活性層１１、Ｄ型
活性層１２夫々に接してゲート電極７，７を方着形成し
た後、第２図（ニ）に示す如く各ゲート電−極７，７の
外周面を含むＥ型活性層１１、Ｄ型活性層１２の全面に
わたってＳｉＯ□膜を、例えば斜めスパッタ等を利用し
て形成し、この表面から第２図（ホ）に示す如くイオン
注入法により各ゲート電極７．７間にＤ型活性層１２よ
りも更に深くｎ゛型型温導体層１３形成する。

その後第２図（へ）に示す如くゲート電極７゜７の全周
面にわたってフォトレジスト層１４を形成し、オーミッ
ク電極７用金属、例えばＩｎ、　Ｎｉ、　Ｗを付着せし
め、リフトオフ法によってレジスト層１４をその上面に
体積したオーミック電極用金属と共に除去する。そして
第２図（ト）に示す如く各ゲート電極７，７の全周面に
わたって５ｉ０２膜１５を施して８５０℃程度で熱処理
し、各注入層であるｎ”型半導体層１３等の注入層の活
性化を行うと共に、各オーミック電極８用金属のオーミ
ック合金化を行う。

〔実施例３〕 第３図（イ）、（ロ）、（ハ）は本発明をＧａＡｓＭＯ
３ＦＩＩ！Ｔを用いた相補型インバータ回路の製造に適
用した実施例３における主要工程を示す工程図である。

先ず第３図（イ）に示す如く半絶縁性のＧａＡｓ基板１
上にＳｉＮ膜２を均一に形成し、このＳｉＮ膜２を通し
てイオン注入法によりｎ型半導体層５、続いてその両側
にｎ゛型型環導体層６形成し、次いでｎ型半導体層５、
ｎ゛型型温導体層６夫々対応する位置でＳｉＮ膜２を選
択エツチングしてこれら各半導体層５，６を露出させ、
ｎ型半導体層５上にゲート電極７を、また各ｎ゛゛半導
体層６と対応する位置に夫々オーミック電極８用金属１
７例えばＩｎ、　Ｎｉ、　Ｗ系金属を蒸着せしめる。

次に第３図（ロ）に示す如く、その隣の領域にイオン注
入法により先ずｎ型半導体層３を、続いてその両側にｐ
゛型型温導体層４形成し、ｎ型半導体層３と対応する位
置で５ｉＮｌ１２に選択エツチングを施して、これら半
導体Ｎ３，４を露出させ、ここにゲート電極７を形成し
、８５０℃程度の高温で熱処理し、各ｎ、ｎ”　、ｐ、
ｐ”型半導体層５゜６．３．４の活性化を行うと共にオ
ーミック電極８用金属のオーミック合金化を同時的に行
う。

その後第３図（ハ）に示す如く各ｐ、ｐ”型半導体層３
，４と対応する位置でＳｉＮ膜２に選択エツチングを施
し、これら各半導体層３．４を露出させた後、ここに前
記と同じ系のオーミック電極９用金属と蒸着し、４００
℃程度の比較的低温で熱処理を施し、オーミック電極９
用金属に対するオーミック合金化を行う。

〔実施例４〕 第４図は本発明をリセス構造の電界効果型トランジスタ
の作製に適用した場合を示す実施例４の主要過程を示す
工程図である。

先ず第４図（イ）に示す如く半絶縁性ＧａＡｓ基板１内
に、その表面からの選択イオン注入によって下方にｎ型
半導体層５、上方にｎ゛型型環導体層６順次表面側に重
ねた状態で形成し、表面にはＳｉＮ膜２を表面全面にわ
たって一様に形成する。

次いで第４図（ロ）に示す如く中央部及び両側にフォト
レジスト層１０をパターニング形成し、フォトレジスト
層１０を形成していない部分のＳｉＮ膜２に選択エツチ
ングを施してｎ゛型型環導体層６表面を露出させた後、
フォトレジスト層１０をマスクとして耐熱性オーミック
電極８用金属を蒸着せしめる。

更にこの耐熱性オーミック電極８用金属を通じてｎ゛型
、ｎ型半導体層１６，５を通してＧａＡｓ基板１に達す
る深さにスルー注入を行い、ｎ゛型半導体］’ｉ１６を
形成する。

次いで第４図（ニ）に示す如く、リフトオフ法によりフ
ォトレジスト１Ｊ１０をその上のオーミック電極８用金
属を共に除去し、この状態で熱処理を施し、イオン注入
層であるｎ型、ｎ゛型型半体体層５１６の活性化を行う
と共に、オーミック電極８用金属に対するオーミック合
金化を同時的に施す。

その後、両オーミック電極８．８間のＳｔＮ膜２及びそ
の直下のｎ゛型、ｎ型半導体Ｆｉ１６．　５に達する深
さにリセスエッチングを施し、ｎ型半導体Ｎ５の一部を
露出させ、ここにゲート電極７を堆積形成する。

そしてＳｉＮ膜２をオーミック電極８，８表面及びゲー
ト電極７表面が没する深さに堆積し、各オーフタク電掻
８．８表面と対応する位置に選択エツチングを施してこ
れを露出させ、この表面にパッド電極１７．１７を堆積
せしめである。

〔実施例５〕 第５図は本発明をセルファレイ型電界効果型トランジス
タの作製に適用した実施例５の主要工程を示す工程図で
ある。

先ず第５図（イ）に示す如く半絶縁性のＧａＡｓ基板１
上から選択イオン注入によってｎ型半導体層５を形成し
た後このｎ型半導体層５の表面中央に耐熱ゲート電極７
用金属をスパッタリング等の方法によって形成し、これ
をパターニング、エツチングによって所定のゲート電極
７とする。

次にゲート電極７と図示しないフォトレジスト層とをマ
スクとしてｎ型半導体層５の表面からＳｉイオンを５０
ｋｅＶ、　２　Ｘ　１０”ａｍ−”の条件で選択イオン
注入を行ってゲート電極７の両側にｎ型半導体層５より
も若干厚いｎ′型半導体層を形成する。

次に第５図（ハ）に示す如くゲート電極７の表面を含む
ＧａＡｓ基板１の全面にわたってＳｉＮ膜２を均一な厚
さに付着させ、この上にゲート電極７上及び両端部上に
フォトレジスト層１０をパターニングした後、ｎ′型半
導体層と対向する部分のＳｉＮ膜２をエツチング除去し
てｎ′型半導体層を露出させ、この表面にオーミック電
極８用金属を蒸着せしめる。

次に第５図（ニ）に示す如く、このオーミック電極８用
金属を通してＧａＡｓ基板１内にスルー注入してｎ′型
半導体層よりも深（ｎ　４型半導体層１６を形成する。

リフトオフ法によって第５図（ホ）に示す如くフォトレ
ジスト層１０をその上に堆積したオーミック電極８用金
属と共に除去した後、各イオン注入層であるｎ゛型半導
体石１６、ｎ′型、ｎ型半導体層、５夫々の活性化を行
うと共に、オーミック電極８用金属を合金化を同時的に
処理する。

その後第５図（へ）に示す如く各オーミック電極８，８
上にパッド電極１７．１７を形成する。

〔実施例６〕 第６図は本発明を短電極間構造の電界効果トランジスタ
の作製に適用した場合を示す実施例６の主要工程を示す
工程図であり、第６図（イ）に示す如く半絶縁性のＧａ
Ａｓ基板１にフォトレジスト層１０をパターニングし、
これをマスクとしてＧａＡｓ基板１の表面からＳｉイオ
ンを３０ｋｅＶ　、注入量４Ｘ１０１２ｃｍ　”　”で
イオン注入し、ｎ型半導体Ｎ５を形成する。

フォトレジスト層１０を除去した後第６図（ロ）に示す
如く上面全面にわたってゲート電極７用金属であるＷＳ
ｉをＲＦスパッタリング法等によって所要厚さに形成し
、次いで第６図（ハ）に示す如くフォトレジスト層１・
１をパターニングし、ＷＳｉをエツチング除去してゲー
ト電極７を形成した後、フォトレジスト層１４を除去し
、第６図（ニ）に示す如く再度フォトレジスト層１８を
パターニングし、フォトレジスト層１８及びゲート電極
７をマスクとしてＳｉイオンを注入エネルギ：　５０ｋ
ｅＶ　、注入量２×ＩＱ”ａ＋＋−”でｎ型半導体層５
よりも深く注入してｎ′型半導体層を形成する。レジス
ト層１８を除去した後、第６図（ホ）に示す如くゲート
電極７の上面。

側周面、並びにＧａＡｓ基板１の上面全面にＳｉＮ膜２
をプラズマＣＶＤ法を用いて一様に形成し、更にこの上
にレジスト層１９をパターニング形成し、ＳｉＮ膜２を
、例えばりアクティブイオンエツチング法等によりゲー
ト電極７の側周面のＳｉＮ膜２を残した状態でエツチン
グ除去する。

レジスト層１９を除去した後、第６図（ト）に示す如く
ゲート電極７の上面及び側周面のＳｉＮ膜２の表面、並
びにｎ′型半導体層の表面にわたってオーミック電極８
用金属、例えばＷ、　Ｍｏ、　Ｚｎ、　Ｇｅをこの順序
でスパッタリングによって付着させ、次いでこのオーミ
ック電極８用金属を通してｎ′型半導体層とオーバラッ
プする位置にこれよりも深くイオンをスルー注入し、ｎ
゛型型環導体層１６形成する。

次いで第６図（チ）に示す如くレジスト層２０を厚く、
しかも表面が平坦となるよう塗布した後、第６図（す）
に示す如くレジスト層２０を表面からエツチングし、先
ずゲート電極７の表面のオーミック電極８用金属を露出
させ、更にこれをエッチングしてゲート電極７の表面が
露出する深さに迄エツチングを行う。これによってゲー
ト電極７とオーミック電極８用金属とが分離される。

第６図（夕）に示す如く残りのレジスト層２０を除去し
た後、８２０℃で１５分間熱処理を施して各イオン注入
層であるｎ”、ｎ’型、ｎ型の各半導体層１６，５を活
性化し、またオーミック電極８用金属のオーミック合金
化を同時的に施す。

その後第６図（ル）に示す如くゲート電極７の上部及び
その側周面を覆うようレジスト層２１を形成した後、パ
ッド電極１７用金属を蒸着し、第６図（オ）に示す如く
リフトオフ法によってレジスト層２１をその上のパッド
電極１７用金属と共に除去する。

〔実施例７〕 第７図（イ）〜（ワ）は本発明をＭＥＳ電界効果トラン
ジスタの作製に適用した場合を示す実施例７の主要工程
を示す工程図であり、半絶縁性のＧａＡｓ基板１にフォ
トレジスト層１０をパターニングした後ＧａＡｓ基板１
の表面からＳｉイオンを注入エネルギ６０ｋｅＶ　、注
入量２×１０１ｚｃ！１１−２でイオン注入し、ｎ型半
導体層５を形成する。

次にフォトレジスト層１０を除去して第７図（ロ）に示
す如（ＧａＡｓ基板１の上面全面にＳｉＮ膜２５を厚さ
６０００人堆積させた後、第７図（ハ）に示す如くフォ
トレジスト層２６をパターニングし、これをマスクとし
てＳｉＮ膜２５をドライエツチングし、ダミーゲート電
極７′を形成し、次いで第７図（ニ）に示す如くレジス
ト層１４をパターニングし、これをマスクとしてオーミ
ック電極８用金属であるＩｎ（厚さ１（ｂｍ）　、Ｎｉ
　（厚さ１５ｕ）をこの順序で蒸着し、続いて第７図（
ホ）に示す如くオーミック電極８用金属を通してＳｉイ
オンを注入エネルギ１００ｋｅＶ　、注入量４　Ｘ　１
０”（Ｊ−”でスルー注入し、ｎ゛型型半体体層１６形
成する。

リフトオフ法によりレジスト層１４その上に堆積しであ
るオーミック電極８用金属と共に除去する。

次いで第７図（へ）に示す如くダミーゲート電極７′の
上面、側周面及びオーミック電極８用金属の表面及びＧ
ａＡｓ基板１表面にわたって酸化シリコン膜２７をＣＶ
Ｄ法によって２０００人の厚さに堆積した後、異方性ド
ライエツチング法によってダミーゲート電極７′の側周
面を除く他の部分の酸化シリコン膜２７を除去する。

その後ＣＦ４系ガスを用いたドライエツチングにより、
第７図（チ）に示す如くダミーゲート電極７′を優先的
に除去する。その後第７図（す）に示す如く全面にわた
って耐熱性高融点電極材料２８、例えばタングステンシ
リサイドをスパッタリング法によって３０００人の厚さ
に堆積させた後、第７図（ヌ）に示す如く厚いフォトレ
ジスト層２９を厚く塗布し、表面の平坦化を図る。

ドライエツチング法によりフォトレジスト層２９をその
表面側から酸化シリコン膜２７の上端が露出するまでエ
ツチングし、ゲート電極７とオーミック電極８とを分離
する。

その後第７図（オ）に示す如く残りのフォトレジスト層
２９を除去し、ランプアニール法を用いて８５０℃で５
秒間熱処理し、イオン注入層であるｎ０ｎ型の各半導体
層１６，５の活性化を行う。

最後に第７図（ワ）に示す如く、パッド電極金属３０を
耐熱性高融点電極材料上に形成する。

〔実施例８〕 第８図は本発明の実施例８の主要工程を示す工程図であ
り、第８図（イ）〜（ト）に示す工程は実施例７と実質
的に同じである。

次に第８図（チ）に示す如くスパッタリング法により耐
熱性高融点電極材料２８、例えばタングステンを５０龍
被着させた後、ランプアニール法により８５０℃で５秒
間熱処理を施し、イオン注入層であるｎ”、ｎ型の各半
導体層１６．５に対する。電気的活性化を図る。

その後耐熱性電極材料上にレジスト層２９を厚く表面が
平坦となるよう塗布し、ドライエツチング法によりレジ
スト層２９をその表面側からエツチングしてゆき、耐熱
性高融点材料２８が露出するとその後はドライエツチン
グ法によりこれを酸化工・ノチングし、酸化シリコン膜
２７を露出させ、次いで第８図（ヌ）に示す如＜ＣＦ４
を用いたドライエツチングによりダミーゲート電極７′
を優先的に工ッチング除去する。

次いで第８図（ハ）に示す如くゲート電極７用金属であ
るＴｉ　（厚さ０．１　μ耐、白金（厚さ０．２μｍ）
、Ａｕ　（厚さ０．３μｍ）の順に蒸着し、第８図（ホ
）に示す如くレジストＮ３１をパターニング形成し、こ
れをマスクとして酸化シリコン膜２７が露出し７ゲート
電極７とオーミック電極８とが分離されるまでエツチン
グする。最後に第８図（ワ）に示す如くレジスト層３１
を除去する。

〔実施例９〕 第９図は本発明の実施例９における主要工程を示す模式
図であり、先ず第９図（イ）に示す如く半絶縁性のＧａ
Ａｓ基板１の表面にフォトレジストｉ１０をバターニン
グした後、ＧａＡｓ基板１の表面側から先ずＳｉイオン
を注入エネルギ６０ｋｅＶ　、注入量：２ＸＩＯ”ａｍ
−”でイオン注入してｎ型半導体層５を形成し、次いで
Ｂｅイオンを注入エネルギ９０ｋｅＶ、注入量：６．５
　ＸＩＯ”（！ＩＩ−”で注入し前記ｎ型半導体層５直
下にｐ−型半導体層３２を形成する。その後は第９図（
ロ）〜（ワ）までの過程は前記実施例７．８に示すと同
様に行うから対応する部分には同じ番号を付して説明を
省略する。

〔実施例１０〕 第１０図（イ）〜（ホ）は本発明をＧａＡｓ電界効果型
トランジスタ（ＦＥＴ）に適用した実施例］０の主要工
程を示す工程図であり、先ず第１０図（イ）に示す如く
半絶縁性のＧａＡｓ基板１上にイオン注入法により不純
物濃度が２ＸＩＱ”ｃｍ“３のｎ型半導体層５を形成し
た後、第１０図（ロ）に示す如く後にチャネル領域を形
成すべき位置にＬＭＲレジス［層によるダミーゲート電
極７′をパターニング形成し７、その表面側からＳｉ”
をｎ型半導体層５及びその下方のＧａＡｓ基板ｌ内に達
する高４度不純物層３６を形成する。

次に第１０図（ハ）に示す如くダミーゲート１操７′を
マスクとして耐熱オーミック電極８用金属、例えばＧｅ
、　Ｉｎ、　Ｍｏ、　Ｗを蒸着し、リフトオフ法により
ダミーゲート電極７′及びその上面の耐熱オーミック電
極８用金属を除去した後、この耐熱オーミック電極を通
してイオンをスルー注入し２、高濃度不純物層３７を形
成した後５ｉｉＮａを保護膜３８として、チャネル領域
及びその両側のオーミッ夕霧掻８上に被覆形成し、この
状態で注入イオン層である不純物層３７の活性化、オー
ミック電極８用金属のオーミック合金化を行わせるべく
熱処理を施す。保護膜３９である５ｉＪａを除去し、ダ
ミーゲート電極７′を設けた位置にゲート電極を形成す
る。

〔実施例１１〕 第１１図（イ）〜（ニ）は本発明の実施例１１の主要過
程を示す工程図であり、第１１図（イ）に示す如く半絶
縁性のＧａＡｓ基板１にイオン注入法によりｎ型の不純
物イオンを注入してｎ型半導体層５を形成する。次いで
ＧａＡｓ１仮１の全面にＳｉ３Ｎ４からなる保護膜３８
を形成し、チャネルとすべき部分に対応する保３Ｉｖ３
８上にレジストによるダミーゲート電極７′をパターニ
ング形成した後、スルー注入法により不純物イオンを注
入してダミーゲート電極７′を形成部分以下の部分にｎ
型半導体層５の表面からＧａＡｓ基板１下に達する高濃
度不純物層３６を形成する。

次いでソースフタ、ドレイン電極形成領域の保護膜３８
をエツチング除去した後、第１１図（ハ）に示す如くオ
ーミック電極８用金属を蒸着せしめる。

その後第１１図（ニ）に示す如くリフトオフ法によりダ
ミーゲート電極７′をその上のオ・・−ミ・ツクフタ８
用金属と共に除去し８００’Ｃで熱処理を施し夫々ソー
ス電極、ドレイン電極用のオーミック電極８用金属を残
してチャネル上の保護膜３８を除去する。

〔実施例１２〕 第１２図（イ）、（ロ）は本発明の実施例１２における
主要工程の工程図であり、実施例１０においてチャネル
に対応する位置に形成したダミーゲ−１・電極７′に代
えて第１２図（イ）に示す如（耐熱ゲート電極７である
Ｗ　Ｓ　ｉ層を逆メサ状にパターニング形成し、高濃度
不純物層３６を形成し、これをマスクにしてイオン注入
し次いで第１２図（ロ）Ｇこ示ず如くこれをマスクとし
て耐熱オーミック電極８用金属を蒸着し、そのまま８０
０℃程度に熱処理を加え、イオン注入層である高）】度
不純物層の活性、化及び耐熱オーミック電極８用金属の
オーミック合金化を行う。

他の工程は第１０図に示した実施例１０の場合と実質的
に同じであり、対応する部分には同じ番号を付しである
。

〔実施例１３〕 第１３図（イ）〜（ホ）は本発明をバラクタダイオード
の製造に適用した場合を示す実施例１３の主要工程を示
す工程図であり、第１３図（イ）に示す如（ｎ’型半導
体基板４１上にｎ−型半導体層４２をエピタキシャル成
長させた後、このｎ−型半導体層４２にイオン注入法に
よってＳｉを注入し、表面側半分の厚さにｎ型半導体層
４３を形成する。

次に第１３図（ロ）に示す如くｎ型、ｎ−型半導体基板
２．４３からｎ゛゛半導体基板４１表面に達する高さに
メサエッチングを施した後、第１３図（ハ）に示す如く
、このメサ部上面９周面及びｎ゛゛半導体基板４１表面
にわたって絶縁膜４４を均一に堆積させ、メサ部周面を
除（ｎ　＋型半導体基板４１の絶縁膜をエツチング除去
し、ｎ３型半導体基板上にオーミンク電極４８用金属、
例えばＭｏ、　Ｇｅ、　Ｉｎ、　Ｗを堆積して熱処理（
アニール）を行う。

これにってイオン注入層であるｎ−型、ｎ型半導体層４
２内４３を活性化せしめるとともに各オーミック電極４
８用金属に対するオーミック合金化を同時的に施す。

そして第１３図（ホ）に示す如くメサ部の頂部において
絶縁膜４４を除去してｎ型半導体層４３を露出させ、こ
の表面にショトキ電極用金属４６を堆積せしめる。

〔実施例１４〕 第１４図（イ）〜（ホ）は本発明をｐｎ接合を含むバラ
クタダイオードの作製に適用した構成を示す実施例１４
の主要工程を示す工程図であり、ｎ゛゛半導体基板４１
上にエピタキシャル成長させたｎ−型半導体基板４２の
表面からＭｇとＳｉとをイオン注入し、ｎ−型半導体層
の中間にｎ型半導体層４３を、更にｎ型半導体層４３上
にｎ型半導体層４７を形成しである。

次に第１４図（ロ）に示す如くｎ型半導体層４７、ｎ型
半導体層４３、ｎ−型半導体層４２に渡ってｎ゛型型温
導体層４１表面達するメサエッチングを施し、第１４図
（ハ）に示す如く全面にわたって絶縁膜４４を堆積した
後、第１４図（ニ）に示す如くメサ部を除（ｎ　＋型半
導体層表面の絶縁膜４４を除去し、ここにオーミック電
極４８用金属を付着させる。

そのまま所定温度で熱処理を施し、注入層であるｎ−型
、ｎ型、ｐ型の各半導体層４２．４３．４７を活性化す
ると共に、各オーミック電極４８用金属のオーミック合
金化を同時的に施す。

〔実施例１５） 第１５図は本発明をショトキ接合部の周辺にｎ型半導体
層４９を設けたガードリング構造のバラクタダイオード
の作製に適用した場合の実施例１５の主要工程を示す工
程図である。

実施例１３と同様にｎ°型半導体基板４１上にエピタキ
シャル成長法によってｎ−型半導体層４２を形成し、こ
のｎ”型半導体層４２内にイオン注入法によってＳｉ、
　Ｍｇを注入し、ｎ−型半導体層４２の表面側から略半
分の深さにわたってｎ型半導体層４３を、更にこのｎ型
半導体層４３にガードリングとしてのｎ型半導体層４９
を形成する。

その後は実施例１３と同様にメサエッチング（第１５図
（ロ））、絶縁膜４４の堆積（第１５図（ハ））、絶縁
膜４４の選択エツチング及びオーミック電極４８用金属
の蒸着（第１５図（ニ））を行って、各イオン注入層で
あるｎ−型、ｎ型、ｐ型半導体層４２，４３．４９に対
する活性化、並びにオーミック電極４８用金属のオーミ
ック合金化を同時的に施す。

そして、その後はｎ型、ｐ型半導体層４３．４９の表面
の絶縁膜をエツチング除去してこれらの表面を露出させ
、ここにショトキ電極４６用金属、例えばＡｎ−Ｚｎを
堆積する。

ガードリングの形成によってショトキ接合部の端での電
界集中による逆耐圧の低下を抑制しえる。

〔発明の効果〕

以上の如く本発明方法にあっては耐熱オーミック金属の
合金化及びイオン注入層の活性化の熱処理を同時的に行
うから、工数が大幅に低減出来て、製造効率を格段に向
上出来、また耐熱オーミソク金属を通してのスルー注入
によりイオン注入層を形成するから、イオン注入層の形
成深さの調節が容易となり、またイオン注入層、耐熱オ
ーミック金属はゲート電極に対して自己整合的に形成す
るから位置ずれが少なく、耐熱性に優れ、更にイオン注
入層と耐熱オーミック電極とは同一マスクで形成するた
め工数のより一層の低減化が図れるなど本発明は優れた
効果を奏するものである。

【図面の簡単な説明】

第１図は本発明の実施例１の工程図、第２図は本発明の
実施例２の工程図、第３図は本発明の実施例３の工程図
、第４図は本発明の実施例４の工程図、第５図は本発明
の実施例５の工程図、第６図は本発明の実施例６の工程
図、第７図は本発明の実施例７の工程図、第８図は本発
明の実施例８の工程図、第９図は本発明の実施例９の工
程図、第１０図は本発明の実施例１０の工程図、第１１
図は本発明の実施例１１の工程図、第１２図は本発明の
実施例１２の工程図、第１３図は本発明の実施例１３の
工程図、第１４図は本発明の実施例１４の工程図、第１
５図は本発明の実施例１５の工程図、第１６図は従来方
法の工程図、第１７図は他の従来方法の工程図、第１８
図は更に他の従来方法の工程図、第１９図は更に他の従
来方法の工程図である。 １・・・半絶縁性のＧａＡｓ基板　２・・・絶縁膜３・
・・ｐ型半導体層　４・・・ｐ°型型厚導体層５・・ｎ
型半導体層　６・・・ｎ゛型型半体体層７・・ゲート電
極　７′・・・ダミーゲート電極８・・・オーミック電
極用金属　９・・・オーミック電極１０・・・フォトレ
ジスト層　１３・・・ｎ′型半導体層特　許　出願人　
　三洋電機株式会社 代理人　弁理士　　河　野　　登　夫 簗１図 ＋３　　　　１３　　　１３ ＋９ 第２図 第　　３　　図 第　　　斗　　　凶 第　　６　　　図 第　　　６　　　図 第７図 第　　　７　　　図 第　　　７　　　図 第　　　７　　　図 第　　　８　　　図 第８図 第　　　８　　　　図 第８図 第　　　７　　　図 第７図 第　　　ｑ　　　図 第　　　ｑ　　　図 第　　１０　　図 簗　　１３　　図 第１２図 第１１図 ２．７４１ Ｎ　　　１４　　　図 ／−＼ノ４１ 簗　　１５　　図 第　１６ ５７” 第　　１９　　図

Claims (1)

1. 【特許請求の範囲】 １、イオン注入法を用いた半導体素子の製造方法におい
   て、半絶縁性基板に対するイオン注入及びオーミック電
   極用金属の付着を行った後、イオン注入層の活性化及び
   オーミック電極用金属の合金化のための熱処理を同時的
   に行う工程を含むことを特徴とする半導体素子の製造方
   法。 ２、次いで他のオーミック電極用金属を合金化するため
   の低温熱処理工程を含む請求項１記載の半導体素子の製
   造方法。 ３、イオン注入法を用いた半導体素子の製造方法におい
   て、半絶縁性基板上に対するオーミック電極用金属の付
   着を行った後、このオーミック電極用金属を通して前記
   半絶縁性基板に対するイオン注入を行う工程と、形成さ
   れたイオン注入層の活性化及びオーミック電極用金属の
   合金化のための熱処理を同時的に行う工程とを含むこと
   を特徴とする半導体素子の製造方法。 ４、イオン注入法を用いた半導体素子の製造方法におい
   て、半絶縁性基板上にゲート電極又はダミーゲート電極
   を形成する工程と、半絶縁性基板に対するイオン注入層
   の形成をゲート電極に対して自己整合的に行う工程と、
   前記イオン注入層の活性化及びゲート電極の合金化を行
   う熱処理を同時的に行う工程とを含むことを特徴とする
   半導体素子の製造方法。 ５、イオン注入法を用いた半導体素子の製造方法におい
   て、半絶縁性基板上にゲート電極又はダミーゲート電極
   を形成する工程と、半絶縁性基板に対する耐熱オーミッ
   ク電極を前記ゲート電極に対して自己整合的に形成する
   工程とを含むことを特徴とする半導体素子の製造方法。 ６、イオン注入法を用いた半導体素子の製造方法におい
   て、半絶縁性基板に対するイオン注入層の形成及び耐熱
   オーミック電極用金属の付着を同じマスクを用いて形成
   する工程と、前記イオン注入層の活性化及び耐熱オーミ
   ック電極用金属の合金化を行う熱処理を同時的に行う工
   程とを含むことを特徴とする半導体素子の製造方法。