JPS6187378A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPS6187378A JPS6187378A JP20915784A JP20915784A JPS6187378A JP S6187378 A JPS6187378 A JP S6187378A JP 20915784 A JP20915784 A JP 20915784A JP 20915784 A JP20915784 A JP 20915784A JP S6187378 A JPS6187378 A JP S6187378A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高耐熱性ショットキーゲート電極を用いた化合
物半導体装置の製造方法に関する。
物半導体装置の製造方法に関する。
化合物半導体、特にＧａＡｓを用いたショットキー障壁
型電界効果トランジスタ（以下、ＭＥＳＦＥＴという）
は、高速性にすぐれるため、超高周波用半導体素子とし
て、近年ますますその需要が高まつている。以下、この
ＧａＡｓ ＭＥＳＦＥＴを例にとって説明する。
型電界効果トランジスタ（以下、ＭＥＳＦＥＴという）
は、高速性にすぐれるため、超高周波用半導体素子とし
て、近年ますますその需要が高まつている。以下、この
ＧａＡｓ ＭＥＳＦＥＴを例にとって説明する。
第２図は従来より周知のＧａＡｓ ＭＥＳＦＥＴの構造
の一例を示す模式断面図である。本構造ではＧａＡｓＭ
ＥＳＦＥＴの高性能化のため、例えば１９８１年発行の
アイ イー デー エム テクニカル ダイジェスト（
ＩＥＤＭ Ｔｅｃｈ、 Ｄｉｇ）の８０頁に示されてい
るように、ソース及びドレイン領域がＧａＡｓ動作層４
と同じ導電型を有する高濃度不純物領域５として形成さ
れている。なお、第２図において、ｌはゲート電極、２
，３はオーミック電極、６は半絶縁性ＧａＡｓ基板であ
る。第２図の構造を有する′ＭＥＪＳ−眉においては、
ソース及びドレインの直列寄生抵抗Ｒ８１ＲＤが、この
高濃度不純物領域５の存在により著しく低減されるため
、高い相互コンダクタンスｇｍｔた低いオン抵抗Ｒ０Ｎ
が達成され、 ＦＥＴの高速動作が可能となる・ 〔発明が解決しようとする問題点〕 上記の高濃度不純物領域５は、一般にゲート電極ｌを形
成し、このゲート電極ｌｔマスクとじてイオン注入し、
引き続き例えば二酸化シリコン（Ｓｉｎｇ ）なる保護
膜をゲート電極ｌ及びＧａＡｓ基板上全面に被覆した後
、８００℃程度の熱処理（アニール）を行うことによっ
て形成される。この際、ゲート電極ｌがＧａＡｓ基板表
面動作層と接した状態でアニールされることから、安定
な特性を有する素子凱造のためには、ゲート電極ｌと表
面動作層との界面特性がアニール後も安定であることが
必要である。このためゲート電極１＆’１ＧａＡｓと反
応しにくい金属材料として、一般に高融点全屈もしくは
それらの混合物または化合物が選ばれ、その安定性が調
べられている。
の一例を示す模式断面図である。本構造ではＧａＡｓＭ
ＥＳＦＥＴの高性能化のため、例えば１９８１年発行の
アイ イー デー エム テクニカル ダイジェスト（
ＩＥＤＭ Ｔｅｃｈ、 Ｄｉｇ）の８０頁に示されてい
るように、ソース及びドレイン領域がＧａＡｓ動作層４
と同じ導電型を有する高濃度不純物領域５として形成さ
れている。なお、第２図において、ｌはゲート電極、２
，３はオーミック電極、６は半絶縁性ＧａＡｓ基板であ
る。第２図の構造を有する′ＭＥＪＳ−眉においては、
ソース及びドレインの直列寄生抵抗Ｒ８１ＲＤが、この
高濃度不純物領域５の存在により著しく低減されるため
、高い相互コンダクタンスｇｍｔた低いオン抵抗Ｒ０Ｎ
が達成され、 ＦＥＴの高速動作が可能となる・ 〔発明が解決しようとする問題点〕 上記の高濃度不純物領域５は、一般にゲート電極ｌを形
成し、このゲート電極ｌｔマスクとじてイオン注入し、
引き続き例えば二酸化シリコン（Ｓｉｎｇ ）なる保護
膜をゲート電極ｌ及びＧａＡｓ基板上全面に被覆した後
、８００℃程度の熱処理（アニール）を行うことによっ
て形成される。この際、ゲート電極ｌがＧａＡｓ基板表
面動作層と接した状態でアニールされることから、安定
な特性を有する素子凱造のためには、ゲート電極ｌと表
面動作層との界面特性がアニール後も安定であることが
必要である。このためゲート電極１＆’１ＧａＡｓと反
応しにくい金属材料として、一般に高融点全屈もしくは
それらの混合物または化合物が選ばれ、その安定性が調
べられている。
またアニールはＧａＡ３結晶の解離を防ぐため特別な工
夫が必要となるが、このアニール方法によってもゲート
電極とＧａＡｓ基板との界面特性が影響される可能性が
ある。アニール方法の一つとして、ＧａＡｓ基板表面に
保δ膜を被覆してアニールを行う方法があり、保護膜は
一般に二酸化シリコン（Ｓｉｎｇ）または窒化シリコン
（ＳｉｓＮａ）がよく用いられる。しかし、高耐熱性ゲ
ート電極が形成された状態で、保護膜をＧａＡｓ基板及
びゲート電極上全面に被覆しアニールを行った場合、現
状では多くの高融点金囮系材料において、アニール後ゲ
ート逆方向耐圧の劣化が観測されており、これが高融点
全屈系材料をゲート電極として用いたＧａＡｓＭＥＳＦ
ＥＴの実用化を困難にしている。・本発明は上記の問題
点に鑑み、アニールによるショットキー特性劣化の回避
が可能な半導体装置のｇ遣方法を提供するものである。
夫が必要となるが、このアニール方法によってもゲート
電極とＧａＡｓ基板との界面特性が影響される可能性が
ある。アニール方法の一つとして、ＧａＡｓ基板表面に
保δ膜を被覆してアニールを行う方法があり、保護膜は
一般に二酸化シリコン（Ｓｉｎｇ）または窒化シリコン
（ＳｉｓＮａ）がよく用いられる。しかし、高耐熱性ゲ
ート電極が形成された状態で、保護膜をＧａＡｓ基板及
びゲート電極上全面に被覆しアニールを行った場合、現
状では多くの高融点金囮系材料において、アニール後ゲ
ート逆方向耐圧の劣化が観測されており、これが高融点
全屈系材料をゲート電極として用いたＧａＡｓＭＥＳＦ
ＥＴの実用化を困難にしている。・本発明は上記の問題
点に鑑み、アニールによるショットキー特性劣化の回避
が可能な半導体装置のｇ遣方法を提供するものである。
本発明は、化合物半導体動作層上に高耐熱性ゲート電極
を形成した後、イオン注入不純物の活性化のための熱処
理を行う際に、化合物半導体基板表面及び前記ゲート電
極上全面に保護膜を被覆し、引き続き該ゲート電極上の
保護膜を除去した陵、熱処理を行うことを特徴とする化
合物半導体装置の製造方法である・ 〔実施例〕 以下本発明の実施例について、第１図（＆）〜（ｅ）に
示す素子模式断面図を用いて説明する。
を形成した後、イオン注入不純物の活性化のための熱処
理を行う際に、化合物半導体基板表面及び前記ゲート電
極上全面に保護膜を被覆し、引き続き該ゲート電極上の
保護膜を除去した陵、熱処理を行うことを特徴とする化
合物半導体装置の製造方法である・ 〔実施例〕 以下本発明の実施例について、第１図（＆）〜（ｅ）に
示す素子模式断面図を用いて説明する。
まず、半絶縁性ＧａＡｓ基板６を用意し、第１図（ａ）
に示すように基板６上にホトレジストをマスクとしてＳ
１イオン１５０ＫｅＶ ＋ ｌ ＸＬＯ”ｃｍ−”の条
件で選択的にイオン注入した後、該ホトレジストを除去
し、Ｇつ装置を用いてＳｉｎ、を全面に０．２μｍの膜
厚で堆積し、水素（Ｈ２）雰囲気中で８００℃、 ２０
分間のアニールを行う０次に該５ｉＯｚＪＩＫを希フッ
酸（ＨＦ）でエツチング除去した後、スパッタ装置を用
いてタングステン（Ｗ）膜をＧａＡｓ基板上全面に堆積
し、ＣＦＪを用いたドライエツチング法によりＷゲート
電極上を形成する０次にゲート領域、ソース領域、ドレ
イン領域以外の領域をホトレジスト７で覆い、該ホトレ
ジスト７及びゲート電極ｌをマスクとして、ＳＬイオン
を１００ ＫｅＶ 、 ２Ｘ１０ ｃｍの条件で注入し
、高濃度不純物領域５を形成する（第１図（ｂ））・こ
のホトレジスト除去１、ＣＶＤ装置を用いてＳｉｎ、を
Ｇ ａＡ ｓ基板及びＷゲート電極上全面に０．２μｍ
の膜厚で堆積し、次にホトレジストをＳｉｎ、 ８止金
面に１．５μｍの膜厚で塗布し、２００℃でベークする
ことによりウニ八表面を平坦にする（第１図（Ｃ））・ 次にＣＦ、を用いたドライエツチング法でホトレジスト
９をエツチングするとともにゲート電極上の５ｉＯ１を
除去し、次に水素（Ｈ３）雰囲気中で８００℃、２０分
間のアニールを行う（第１図（ｄ））。Ｓ １Ｏｚ８を
希フッ酸（ＨＦ）でエツチング除去し、ソース。
に示すように基板６上にホトレジストをマスクとしてＳ
１イオン１５０ＫｅＶ ＋ ｌ ＸＬＯ”ｃｍ−”の条
件で選択的にイオン注入した後、該ホトレジストを除去
し、Ｇつ装置を用いてＳｉｎ、を全面に０．２μｍの膜
厚で堆積し、水素（Ｈ２）雰囲気中で８００℃、 ２０
分間のアニールを行う０次に該５ｉＯｚＪＩＫを希フッ
酸（ＨＦ）でエツチング除去した後、スパッタ装置を用
いてタングステン（Ｗ）膜をＧａＡｓ基板上全面に堆積
し、ＣＦＪを用いたドライエツチング法によりＷゲート
電極上を形成する０次にゲート領域、ソース領域、ドレ
イン領域以外の領域をホトレジスト７で覆い、該ホトレ
ジスト７及びゲート電極ｌをマスクとして、ＳＬイオン
を１００ ＫｅＶ 、 ２Ｘ１０ ｃｍの条件で注入し
、高濃度不純物領域５を形成する（第１図（ｂ））・こ
のホトレジスト除去１、ＣＶＤ装置を用いてＳｉｎ、を
Ｇ ａＡ ｓ基板及びＷゲート電極上全面に０．２μｍ
の膜厚で堆積し、次にホトレジストをＳｉｎ、 ８止金
面に１．５μｍの膜厚で塗布し、２００℃でベークする
ことによりウニ八表面を平坦にする（第１図（Ｃ））・ 次にＣＦ、を用いたドライエツチング法でホトレジスト
９をエツチングするとともにゲート電極上の５ｉＯ１を
除去し、次に水素（Ｈ３）雰囲気中で８００℃、２０分
間のアニールを行う（第１図（ｄ））。Ｓ １Ｏｚ８を
希フッ酸（ＨＦ）でエツチング除去し、ソース。
ドレイン電極が必要とされる領域以外の領域をホトレジ
ストで覆い、ＡｕＧｅ／Ｎｉを真空蒸着し、該ホトレジ
ストを除去し４００℃のアロイを行うことによりソース
、ドレイン電極２，３が形成され、旧の製造が完了する
（第２図（ｅ））・ 従来のＧａＡｓ基板及び高耐熱性ゲート電極上全面に５
ｉ０１を被覆した状態でアニールすることにより製造し
たＦＥＴと、本発明によるゲート電極上の５ｉｆｔを除
去した状態でアニールして製造したＦＥＴの特性を比較
するため、それぞれの閣を４０個づつ選び、ゲート逆方
向耐圧を測定した結果、従来の製造方法にヨルＦ］１ｉ
ｌｖｒノ耐圧１−１．５．２ ｆ １．５ Ｖ −１’
あったのに対し、本発明の製造方法による蹟でハ８．３
±０．７ Ｖ （！：バラツキが少なく、また高い耐圧
が得られた。
ストで覆い、ＡｕＧｅ／Ｎｉを真空蒸着し、該ホトレジ
ストを除去し４００℃のアロイを行うことによりソース
、ドレイン電極２，３が形成され、旧の製造が完了する
（第２図（ｅ））・ 従来のＧａＡｓ基板及び高耐熱性ゲート電極上全面に５
ｉ０１を被覆した状態でアニールすることにより製造し
たＦＥＴと、本発明によるゲート電極上の５ｉｆｔを除
去した状態でアニールして製造したＦＥＴの特性を比較
するため、それぞれの閣を４０個づつ選び、ゲート逆方
向耐圧を測定した結果、従来の製造方法にヨルＦ］１ｉ
ｌｖｒノ耐圧１−１．５．２ ｆ １．５ Ｖ −１’
あったのに対し、本発明の製造方法による蹟でハ８．３
±０．７ Ｖ （！：バラツキが少なく、また高い耐圧
が得られた。
ゲート電極上のＳｉｎｇを除去することにより、アニー
ル敦のゲート電極の特性が改善される原因は明らかでは
ないが、本発明の効果は顕著である。
ル敦のゲート電極の特性が改善される原因は明らかでは
ないが、本発明の効果は顕著である。
以上、詳細に説明したとお９本発明によれば、高耐熱性
ゲート電極を形成した俵、イオン注入不純物の活性化の
ためのアニールを行う際、ゲート電極上の採掘膜を除去
することによυアニールによるゲート特性の劣化を抑制
することができる効果を有するものである。
ゲート電極を形成した俵、イオン注入不純物の活性化の
ためのアニールを行う際、ゲート電極上の採掘膜を除去
することによυアニールによるゲート特性の劣化を抑制
することができる効果を有するものである。
第１図（ａ）〜（ｅ）は本発明の方法によるトランジス
タのＦＡ造工程を工程順に示す素子の模式断面図、第２
図は従来より周知の高濃度不純物領域を有する電界効果
トランジスタの模式断面図である。 図において、ｌは高耐熱性ゲート電極、２．３はソース
′ｒ′！ｉ極及びドレイン電極、４はＧａＡａ動作層、
５は高濃度不純物領域、６は半絶縁性ＧａＡｓ基板、７
．９はホトレジスト、８は５ｉｎｓである。 晃１図
タのＦＡ造工程を工程順に示す素子の模式断面図、第２
図は従来より周知の高濃度不純物領域を有する電界効果
トランジスタの模式断面図である。 図において、ｌは高耐熱性ゲート電極、２．３はソース
′ｒ′！ｉ極及びドレイン電極、４はＧａＡａ動作層、
５は高濃度不純物領域、６は半絶縁性ＧａＡｓ基板、７
．９はホトレジスト、８は５ｉｎｓである。 晃１図
Claims (1)
- （１）化合物半導体動作層上に高耐熱性ゲート電極を形
成した後、イオン注入不純物の活性化のための熱処理を
行う際に、化合物半導体基板表面及び前記ゲート電極上
の全面に保護膜を被覆し、引き続き、該ゲート電極上の
保護膜を除去した後、熱処理を行うことを特徴とする化
合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20915784A JPS6187378A (ja) | 1984-10-05 | 1984-10-05 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20915784A JPS6187378A (ja) | 1984-10-05 | 1984-10-05 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6187378A true JPS6187378A (ja) | 1986-05-02 |
Family
ID=16568258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20915784A Pending JPS6187378A (ja) | 1984-10-05 | 1984-10-05 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6187378A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62197588U (ja) * | 1986-06-09 | 1987-12-16 |
-
1984
- 1984-10-05 JP JP20915784A patent/JPS6187378A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62197588U (ja) * | 1986-06-09 | 1987-12-16 |
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