JP2835398B2 - 電界効果トランジスタの製法 - Google Patents
電界効果トランジスタの製法Info
- Publication number
- JP2835398B2 JP2835398B2 JP34089289A JP34089289A JP2835398B2 JP 2835398 B2 JP2835398 B2 JP 2835398B2 JP 34089289 A JP34089289 A JP 34089289A JP 34089289 A JP34089289 A JP 34089289A JP 2835398 B2 JP2835398 B2 JP 2835398B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- forming
- etching
- photoresist
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体集積回路の構成素子である電界効果
トランジスタの製法に関するものである。
トランジスタの製法に関するものである。
（従来の技術） 〔従来の技術１〕 ２図に示されるような構造を有する電界効果トランジ
スタの製法として、これまで以下のような製法が提案さ
れている。
スタの製法として、これまで以下のような製法が提案さ
れている。
（１） 半絶縁性を有する半導体基板１を用意し、フォ
レジストをマスクとして、イオン注入法により半導体能
動層２を形成する。（第３図Ａ） （２） 上記半導体基板上にゲート材料９および金など
の低比抵抗金属10を順に積層する。（第３図Ｂ） （３） フォトレジストをマスクとして、上記低比抵抗
金属10およびゲート材料９をRIE等を用いて順次加工す
ることにより、ゲート電極３および２層目のゲート電極
４を形成する。（第３図Ｃ） （４） 次に、ゲート電極3,4をマスクとして、セルフ
アライン的にソース・ドレイン用半導体領域7,8を形成
する。（第３図Ｄ） （５） 上記半導体基板上にWSiN等のアニール保護膜11
を積層して、800℃、20分の活性化アニールを行う。
（第３図Ｅ） （６） 上記のアニール保護膜11を除去後、リフトオフ
法等によりソース電極５、ドレイン電極６を形成し、電
界効果トランジスタを得る。（第２図参照） この製法によれば、ゲート電極３の上部に低比抵抗金
属４を載せることによってゲート抵抗を低減させること
ができる。しかし、２層目のゲート電極４をゲート電極
３よりも大きく形成すると、第４図のようにアニール保
護膜11とゲート電極３との間に隙間ができ、活性化アニ
ール時に、融点の低い低比抵抗金属が融解して、ゲート
電源３とアニール保護膜11との隙間から半導体基板１上
へ流出し、FET動作しなくなってしまう。したがって、
２層目のゲート電極４はゲート電極３よりも一まわり小
さく形成しなければならず、微細ゲート電極の場合には
ゲート抵抗の低減効果は極めて少ない。
レジストをマスクとして、イオン注入法により半導体能
動層２を形成する。（第３図Ａ） （２） 上記半導体基板上にゲート材料９および金など
の低比抵抗金属10を順に積層する。（第３図Ｂ） （３） フォトレジストをマスクとして、上記低比抵抗
金属10およびゲート材料９をRIE等を用いて順次加工す
ることにより、ゲート電極３および２層目のゲート電極
４を形成する。（第３図Ｃ） （４） 次に、ゲート電極3,4をマスクとして、セルフ
アライン的にソース・ドレイン用半導体領域7,8を形成
する。（第３図Ｄ） （５） 上記半導体基板上にWSiN等のアニール保護膜11
を積層して、800℃、20分の活性化アニールを行う。
（第３図Ｅ） （６） 上記のアニール保護膜11を除去後、リフトオフ
法等によりソース電極５、ドレイン電極６を形成し、電
界効果トランジスタを得る。（第２図参照） この製法によれば、ゲート電極３の上部に低比抵抗金
属４を載せることによってゲート抵抗を低減させること
ができる。しかし、２層目のゲート電極４をゲート電極
３よりも大きく形成すると、第４図のようにアニール保
護膜11とゲート電極３との間に隙間ができ、活性化アニ
ール時に、融点の低い低比抵抗金属が融解して、ゲート
電源３とアニール保護膜11との隙間から半導体基板１上
へ流出し、FET動作しなくなってしまう。したがって、
２層目のゲート電極４はゲート電極３よりも一まわり小
さく形成しなければならず、微細ゲート電極の場合には
ゲート抵抗の低減効果は極めて少ない。
〔従来の技術２〕 また第２図に示すような構造を有する電界効果トラン
ジスタの製法として、これまで以下のように製法が提案
されている。
ジスタの製法として、これまで以下のように製法が提案
されている。
（１） 半絶縁性を有する半導体基板１を用意し、フォ
トレジストをマスクとして、イオン注入法により半導体
能動層２を形成する。（第５図Ａ） （２） 上記半導体基板１上にゲート材料９を積層す
る。（第５図Ｂ） （３） フォトレジストをマスクとして、上記ゲート材
料９をRIEを用いて加工し、ゲート電極３を形成する。
（第５図Ｃ） （４） 次に、ゲート電極３をマスクとして、セルフア
ライン的にソース・ドレイン用半導体領域7,8を形成す
る。（第５図Ｄ） （５） 上記半導体基板１上にSiO2,Si3N4等のアニール
保護膜11を積層して、800℃、20分の活性化アニールを
行う。（第５図Ｅ） （６） 上記のアニール保護膜11を除去後、リフトオフ
法等によりソース電極５、ドレイン電極６を形成する。
（第５図Ｆ） （７） 上記半導体基板１上に、Si3N412およびフォト
レジスト13を順次積層し、半導体基板表面を平坦にす
る。（第５図Ｇ） （８） 上記Si3N412およびフォトレジスト13を、ゲー
ト電極３上部が露出するまで、RIE等のエッチング処理
によって除去し、その上に金などの低比抵抗金属10を積
層する。（第５図Ｈ） （９） フォトレジストをマスクとして、上記低比抵抗
金属10を加工し、２層目のゲート電極４を形成する。
（第５図Ｉ） （10） 上記半導体基板１上に残留しているフォトレジ
ストを除去し、さらに、エッチング処理によりソース電
極５およびドレイン電極６の上のSi3N412を除去し、目
的な電界効果トランジスタを得る。（第２図参照） この製法によれば、従来技術１と異なり、ゲート電極
３よりも一まわり大きな２層目ゲート電極４を形成する
ことができ、微細ゲート電極の場合にも充分ゲート抵抗
を低減させることができる。しかし、Si3N4膜、ゲート
金属膜の堆積は、ウエハ面内である程度の比均一を生
じ、第５図Ｇの工程において、ウエハ面内で均一に平坦
化することは難しい。したがって、第５図Ｈの工程で、
ゲート電極が３の上部を露出されるときのプロセスマー
ジンが少なく、均一にエッチングすることは大変困難で
ある。そして、その加工に於けるウエハ面内ではばらつ
きはデバイス特性のばらつきを生じる。
トレジストをマスクとして、イオン注入法により半導体
能動層２を形成する。（第５図Ａ） （２） 上記半導体基板１上にゲート材料９を積層す
る。（第５図Ｂ） （３） フォトレジストをマスクとして、上記ゲート材
料９をRIEを用いて加工し、ゲート電極３を形成する。
（第５図Ｃ） （４） 次に、ゲート電極３をマスクとして、セルフア
ライン的にソース・ドレイン用半導体領域7,8を形成す
る。（第５図Ｄ） （５） 上記半導体基板１上にSiO2,Si3N4等のアニール
保護膜11を積層して、800℃、20分の活性化アニールを
行う。（第５図Ｅ） （６） 上記のアニール保護膜11を除去後、リフトオフ
法等によりソース電極５、ドレイン電極６を形成する。
（第５図Ｆ） （７） 上記半導体基板１上に、Si3N412およびフォト
レジスト13を順次積層し、半導体基板表面を平坦にす
る。（第５図Ｇ） （８） 上記Si3N412およびフォトレジスト13を、ゲー
ト電極３上部が露出するまで、RIE等のエッチング処理
によって除去し、その上に金などの低比抵抗金属10を積
層する。（第５図Ｈ） （９） フォトレジストをマスクとして、上記低比抵抗
金属10を加工し、２層目のゲート電極４を形成する。
（第５図Ｉ） （10） 上記半導体基板１上に残留しているフォトレジ
ストを除去し、さらに、エッチング処理によりソース電
極５およびドレイン電極６の上のSi3N412を除去し、目
的な電界効果トランジスタを得る。（第２図参照） この製法によれば、従来技術１と異なり、ゲート電極
３よりも一まわり大きな２層目ゲート電極４を形成する
ことができ、微細ゲート電極の場合にも充分ゲート抵抗
を低減させることができる。しかし、Si3N4膜、ゲート
金属膜の堆積は、ウエハ面内である程度の比均一を生
じ、第５図Ｇの工程において、ウエハ面内で均一に平坦
化することは難しい。したがって、第５図Ｈの工程で、
ゲート電極が３の上部を露出されるときのプロセスマー
ジンが少なく、均一にエッチングすることは大変困難で
ある。そして、その加工に於けるウエハ面内ではばらつ
きはデバイス特性のばらつきを生じる。
（発明が解決しようとする課題） 本発明は上記の欠点を改善するために提案されたもの
で、その目的はゲート電極上部に、平坦化用の絶縁膜と
異なる絶縁膜を形成し、平坦化用絶縁膜とゲート電極上
部絶縁膜のエッチングの選択性を利用して、平坦化工程
後のゲート電極上部の露出を容易に、且つ、均一性良く
することにより、ゲート抵抗が小さく高性能なデバイス
特性を有する電界効果トランジスタをウエハ面内で均一
性良く得る製法を提案することにある。
で、その目的はゲート電極上部に、平坦化用の絶縁膜と
異なる絶縁膜を形成し、平坦化用絶縁膜とゲート電極上
部絶縁膜のエッチングの選択性を利用して、平坦化工程
後のゲート電極上部の露出を容易に、且つ、均一性良く
することにより、ゲート抵抗が小さく高性能なデバイス
特性を有する電界効果トランジスタをウエハ面内で均一
性良く得る製法を提案することにある。
（課題を解決するための手段） 上記の目的を達成するため、本発明は、 （ａ）半絶縁性を有する半導体基板上に、半導体能動層
を形成する工程と、 （ｂ）前記半導体基板上に、半導体能動層とショットキ
接合する導電層と窒化珪素膜を順次積層し、フォトレジ
ストによるマスクを用いたエッチング処理によりゲート
電極を形成する工程と、 （ｃ）ついでソース・ドレイン用半導体領域を形成する
工程と、 （ｄ）前記ソース・ドレイン用半導体領域上に、半導体
能動層とオーミック接合する導電層を積層し、リフトオ
フ処理によりソース・ドレイン電極を形成する工程と、 （ｅ）ついで酸化珪素膜およびフォトレジストを順次積
層し、表面を平坦にする工程と、 （ｆ）前記のフォトレジスト、酸化珪素膜およびゲート
電極上部の窒化珪素膜を、ゲート電極導電層の上部が露
出するまで、エッチング処理により除去する工程と、 （ｇ）ついで比抵抗が小さい導電層を積層し、エッチン
グ処理により、前記ゲート電極の上に前記ゲート電極よ
りも一まわり大きなゲート電極を形成する工程と を含むことを特徴とする電界効果トランジスタの製法を
発明の要旨とするものである。
を形成する工程と、 （ｂ）前記半導体基板上に、半導体能動層とショットキ
接合する導電層と窒化珪素膜を順次積層し、フォトレジ
ストによるマスクを用いたエッチング処理によりゲート
電極を形成する工程と、 （ｃ）ついでソース・ドレイン用半導体領域を形成する
工程と、 （ｄ）前記ソース・ドレイン用半導体領域上に、半導体
能動層とオーミック接合する導電層を積層し、リフトオ
フ処理によりソース・ドレイン電極を形成する工程と、 （ｅ）ついで酸化珪素膜およびフォトレジストを順次積
層し、表面を平坦にする工程と、 （ｆ）前記のフォトレジスト、酸化珪素膜およびゲート
電極上部の窒化珪素膜を、ゲート電極導電層の上部が露
出するまで、エッチング処理により除去する工程と、 （ｇ）ついで比抵抗が小さい導電層を積層し、エッチン
グ処理により、前記ゲート電極の上に前記ゲート電極よ
りも一まわり大きなゲート電極を形成する工程と を含むことを特徴とする電界効果トランジスタの製法を
発明の要旨とするものである。
さらに、本発明は、 （ａ）半絶縁性を有する半導体基板上に、半導体能動層
を形成する工程と、 （ｂ）前記半導体能動層とショットキ接合する導電層と
酸化珪素膜を順次積層し、フォトレジストによるマスク
を用いたエッチング処理により、ゲートを電極を形成す
る工程と、 （ｃ）ソース・ドレイン用半導体領域を形成工程と、 （ｄ）上記半導体基板上に、半導体能動層とオーミック
接合する導電層を積層し、リフトオフ処理によりソース
・ドレイン電極を形成する工程と、 （ｅ）ついで窒化珪素膜およびフォトレジストを順次積
層し、表面を平坦にする工程と、 （ｆ）前記フォトレジストおよび窒化珪素膜を、ゲート
電極上部の酸化珪素膜が露出するまでにエッチング処理
により除去し、弗化水素酸を用いたエッチング処理によ
り、ゲート電極上部の酸化珪素膜を選択的に除去し、ゲ
ート電極導電層上部を露出する工程と、 （ｇ）上記半導体基板上に、比抵抗が小さい導電層を積
層し、エッチング処理により上記ゲート電極の上に上記
ゲート電極よりも一まわり大きなゲート電極を形成する
工程と を含むことを特徴とする電界効果トランジスタの製法を
発明の要旨とするものである。
を形成する工程と、 （ｂ）前記半導体能動層とショットキ接合する導電層と
酸化珪素膜を順次積層し、フォトレジストによるマスク
を用いたエッチング処理により、ゲートを電極を形成す
る工程と、 （ｃ）ソース・ドレイン用半導体領域を形成工程と、 （ｄ）上記半導体基板上に、半導体能動層とオーミック
接合する導電層を積層し、リフトオフ処理によりソース
・ドレイン電極を形成する工程と、 （ｅ）ついで窒化珪素膜およびフォトレジストを順次積
層し、表面を平坦にする工程と、 （ｆ）前記フォトレジストおよび窒化珪素膜を、ゲート
電極上部の酸化珪素膜が露出するまでにエッチング処理
により除去し、弗化水素酸を用いたエッチング処理によ
り、ゲート電極上部の酸化珪素膜を選択的に除去し、ゲ
ート電極導電層上部を露出する工程と、 （ｇ）上記半導体基板上に、比抵抗が小さい導電層を積
層し、エッチング処理により上記ゲート電極の上に上記
ゲート電極よりも一まわり大きなゲート電極を形成する
工程と を含むことを特徴とする電界効果トランジスタの製法を
発明の要旨とするものである。
（作 用） 従来の電界効果トランジスタの製法においては、 １）活性化アニール前に２層目のゲート電極４を形式し
た場合、１層目ゲート電極３よりも一まわり小さく形成
しなければならず、ゲート抵抗低減が充分行えなかっ
た。
た場合、１層目ゲート電極３よりも一まわり小さく形成
しなければならず、ゲート抵抗低減が充分行えなかっ
た。
または、 ２）オーミック電極形成後、平坦化法を用いて２層目の
ゲート電極を形成した場合、ゲート電極４上部をウエハ
面内で均一に露出できなかった。
ゲート電極を形成した場合、ゲート電極４上部をウエハ
面内で均一に露出できなかった。
本発明の電界効果トランジスタの製法においては、ゲ
ート電極上部に、平坦化を用いる絶縁膜と異なる絶縁膜
をパターン形成することによって、容易に、均一性良
く、また一まわり大きな２層目のゲート電極１を形成で
きる作用を有する。
ート電極上部に、平坦化を用いる絶縁膜と異なる絶縁膜
をパターン形成することによって、容易に、均一性良
く、また一まわり大きな２層目のゲート電極１を形成で
きる作用を有する。
（実施例） 次に本発明の実施例について説明する。
なお実施例は一つの例示であって、本発明の精神を逸
脱しない範囲で、種々の変更あるいは改良を行いうるこ
とは云うまでもない。
脱しない範囲で、種々の変更あるいは改良を行いうるこ
とは云うまでもない。
〔実施例１〕 本実施例における電界効果トランジスタの製作工程は
以下の通りである。
以下の通りである。
（１） 半絶縁性を有するGaAs半導体基板１を用意し、
フォトレジストをマスクとして、注入エネルギ10keV〜6
0keVによるSiイオン注入を施すことにより、ｎ型半導体
能動層２を形成する。ここで、Siイオン注入のドーズ量
は、1012cm-2〜1014cm-12である。（第１図Ａ） （２） 上記半導体基板１上にHCl等による公知の表面
処理を行った後、スパッタ法等により、WSiN、WSi、W
N、WAl等のゲート材料９を0.1〜1.0μｍ程度の膜厚で積
層する。続いて、プラズマCVD法等を用いて、SiN膜14を
0.05〜0.5μｍを膜厚で積層して形成する。（第１図
Ｂ） （３） フォトレジスタをマスクとして、上記のSiN膜1
4にRIE（CF4などのフォトレジストを除去後、SiNによる
ゲートパターン15をマスクにして、上記ゲート材料９を
RIE（SF6、CF4などの弗化物による）によってエッチン
グし、ゲート電極３を形成する。（第１図Ｃ） （４） フォトレジストと上記SiNゲートパターン15を
マスクとして、ｎ型半導体能動層２の場合よりも高エネ
ルギである30keV〜300keVのSiイオン注入を行い、セル
フアライン的にn+半導体層7,8を形成する。ここで、Si
イオンのドーズ量は、1012cm-2〜1015cm-2である（第１
図Ｄ） （５） 上記半導体基板１上に、プラズマCVD法等によ
り厚さ0.05〜0.5μｍのアニール保護膜SiO2、SiOX、NY
等11を積層して形成し、700〜1200℃の活性アニールを
0.1秒〜60分行う。（第１図Ｅ） （６） アニール膜保護11を除去後、オーミックスペー
サ用絶縁膜としてSiO216を積層し、フォトレジストをマ
スクとして、RIE（CF4などの弗化物による）によってエ
ッチング処理し、オーミックパターンを得る。次に、Au
Ge/NiまたはAuGe/Ni/Au等を蒸気およびリフトオフした
後、300〜700℃のシンタリングを行い、ソース電極５お
よびドレイン電極６を形成する。（第１図Ｆ） （７） 上記半導体基板１上にプラズマCVD法等を用い
てSiO212aを膜厚0.05〜1.0μｍ堆積し、更にその上にフ
ォトレジスト13を塗布し、半導体基板表面を平坦化す
る。（第１図Ｇ） （８） 平坦化した上記半導体基板１に対して、RIE（C
F4等の弗化物ガスで、フォトレジストとSiO2とのエッチ
ングレートがほぼ同一なる条件で）によるエッチング処
理をし、SiNゲートパターン15表面を露出させ、更にゲ
ート電極３上部が露出するまで行う。（第１図ＨとＪ） CF4等の弗化物ガスRIEの場合、殆どのエッチング条件
で、SiO2よりもSiNの方がエッチング速度が速い。した
がって、第１図ＨようにSiNゲートパターン15表面が露
出した後は、第１図ＩのようにSiNゲートパターン15部
分だけ速くエッチングされる。
フォトレジストをマスクとして、注入エネルギ10keV〜6
0keVによるSiイオン注入を施すことにより、ｎ型半導体
能動層２を形成する。ここで、Siイオン注入のドーズ量
は、1012cm-2〜1014cm-12である。（第１図Ａ） （２） 上記半導体基板１上にHCl等による公知の表面
処理を行った後、スパッタ法等により、WSiN、WSi、W
N、WAl等のゲート材料９を0.1〜1.0μｍ程度の膜厚で積
層する。続いて、プラズマCVD法等を用いて、SiN膜14を
0.05〜0.5μｍを膜厚で積層して形成する。（第１図
Ｂ） （３） フォトレジスタをマスクとして、上記のSiN膜1
4にRIE（CF4などのフォトレジストを除去後、SiNによる
ゲートパターン15をマスクにして、上記ゲート材料９を
RIE（SF6、CF4などの弗化物による）によってエッチン
グし、ゲート電極３を形成する。（第１図Ｃ） （４） フォトレジストと上記SiNゲートパターン15を
マスクとして、ｎ型半導体能動層２の場合よりも高エネ
ルギである30keV〜300keVのSiイオン注入を行い、セル
フアライン的にn+半導体層7,8を形成する。ここで、Si
イオンのドーズ量は、1012cm-2〜1015cm-2である（第１
図Ｄ） （５） 上記半導体基板１上に、プラズマCVD法等によ
り厚さ0.05〜0.5μｍのアニール保護膜SiO2、SiOX、NY
等11を積層して形成し、700〜1200℃の活性アニールを
0.1秒〜60分行う。（第１図Ｅ） （６） アニール膜保護11を除去後、オーミックスペー
サ用絶縁膜としてSiO216を積層し、フォトレジストをマ
スクとして、RIE（CF4などの弗化物による）によってエ
ッチング処理し、オーミックパターンを得る。次に、Au
Ge/NiまたはAuGe/Ni/Au等を蒸気およびリフトオフした
後、300〜700℃のシンタリングを行い、ソース電極５お
よびドレイン電極６を形成する。（第１図Ｆ） （７） 上記半導体基板１上にプラズマCVD法等を用い
てSiO212aを膜厚0.05〜1.0μｍ堆積し、更にその上にフ
ォトレジスト13を塗布し、半導体基板表面を平坦化す
る。（第１図Ｇ） （８） 平坦化した上記半導体基板１に対して、RIE（C
F4等の弗化物ガスで、フォトレジストとSiO2とのエッチ
ングレートがほぼ同一なる条件で）によるエッチング処
理をし、SiNゲートパターン15表面を露出させ、更にゲ
ート電極３上部が露出するまで行う。（第１図ＨとＪ） CF4等の弗化物ガスRIEの場合、殆どのエッチング条件
で、SiO2よりもSiNの方がエッチング速度が速い。した
がって、第１図ＨようにSiNゲートパターン15表面が露
出した後は、第１図ＩのようにSiNゲートパターン15部
分だけ速くエッチングされる。
（９） 上記半導体基板１上に、金などの比抵抗が非常
に小さい２層目ゲート用の材料10を膜厚0.1〜1.0μｍで
堆積する。（第１図Ｊ） （10） フォトレジストをマスクとして、上記２層目ゲ
ート材料10にミリング等のエッチング処理を施し、２層
目ゲート電極４を形成し、平坦化時に残留したフォトレ
ジストを除去する。（第１図Ｋ） （11） 最後に、フォトレジストをマスクとしたRIE等
のエッチング処理により、ソース電極５およびドレイン
電極６上のSiO2膜を除去し目的とする電界効果トランジ
スタを得る。
に小さい２層目ゲート用の材料10を膜厚0.1〜1.0μｍで
堆積する。（第１図Ｊ） （10） フォトレジストをマスクとして、上記２層目ゲ
ート材料10にミリング等のエッチング処理を施し、２層
目ゲート電極４を形成し、平坦化時に残留したフォトレ
ジストを除去する。（第１図Ｋ） （11） 最後に、フォトレジストをマスクとしたRIE等
のエッチング処理により、ソース電極５およびドレイン
電極６上のSiO2膜を除去し目的とする電界効果トランジ
スタを得る。
なお、本処理（８）の工程後、（９）の工程前に行っ
て、２層目のゲート電極を１層配線と兼用することも可
能である。
て、２層目のゲート電極を１層配線と兼用することも可
能である。
以上のような電界効果トランジスタの製法によれば、 （イ） 第１図Ｉ工程のように、ゲート電極３の上部だ
け速くエッチングされ、ウエハ面内不均一による２層目
ゲート電極４との接触不良が殆どなくなり、 （ロ） ソース電極５、ドレイン電極６の上部が露出し
てしまうほどのオーバーエッチングをしてしまう心配も
なく、プロセスマージンが向上する。
け速くエッチングされ、ウエハ面内不均一による２層目
ゲート電極４との接触不良が殆どなくなり、 （ロ） ソース電極５、ドレイン電極６の上部が露出し
てしまうほどのオーバーエッチングをしてしまう心配も
なく、プロセスマージンが向上する。
（ハ） また、ゲート電極３よりも一まわり大きな低比
抵抗金属をゲート電極上に乗せることができ、微細ゲー
ト電極の場合にもゲート抵抗の低減が図れ、最大発振張
数fmax等のデバイス特性が向上する。
抵抗金属をゲート電極上に乗せることができ、微細ゲー
ト電極の場合にもゲート抵抗の低減が図れ、最大発振張
数fmax等のデバイス特性が向上する。
〔実施例２〕 この実施例は、実施例１において、 （２）の膜付け工程（第１図Ｂ）で、SiN膜に14にか
えてSiO2膜をゲート材料膜９上に堆積し、SiO2によるゲ
ートパターン15を適用し、（７）の平坦化平坦工程（第
１図Ｇ）で、平坦化絶縁膜12およびオーミックスペーサ
用絶縁膜16としてSiO2の代わりにSiNを用いることを特
徴とする。（したがって、SiO2ゲートパターン15を適用
するのに付随して、活性化アニール保護膜11はSiO2以外
の膜である、SiN、SiOx、Ny、WSiN等を用いるか、アニ
ール保護膜11を用いずに砒素圧印加でアニールする。） 実施例１でも記したように、弗化物ガスによるRIEエ
ッチング処理は、SiO2よりもSiNの方がエッチング速度
が速い。実施例１では、この性質を利用してプロセスマ
ージン・ウエハ面内均一性を向上させたが、この実施例
では、弗化物によるRIEを用いてSiO2ゲートパターン15
上部が露出した後（第１図Ｈ）、弗化水素酸を用いたウ
ェットエッチング処理等で、SiO2ゲートパターン15のみ
を選択的にエッチングして、ゲート電極３上部を露出さ
せ、実施例１と同様の効果を得る。
えてSiO2膜をゲート材料膜９上に堆積し、SiO2によるゲ
ートパターン15を適用し、（７）の平坦化平坦工程（第
１図Ｇ）で、平坦化絶縁膜12およびオーミックスペーサ
用絶縁膜16としてSiO2の代わりにSiNを用いることを特
徴とする。（したがって、SiO2ゲートパターン15を適用
するのに付随して、活性化アニール保護膜11はSiO2以外
の膜である、SiN、SiOx、Ny、WSiN等を用いるか、アニ
ール保護膜11を用いずに砒素圧印加でアニールする。） 実施例１でも記したように、弗化物ガスによるRIEエ
ッチング処理は、SiO2よりもSiNの方がエッチング速度
が速い。実施例１では、この性質を利用してプロセスマ
ージン・ウエハ面内均一性を向上させたが、この実施例
では、弗化物によるRIEを用いてSiO2ゲートパターン15
上部が露出した後（第１図Ｈ）、弗化水素酸を用いたウ
ェットエッチング処理等で、SiO2ゲートパターン15のみ
を選択的にエッチングして、ゲート電極３上部を露出さ
せ、実施例１と同様の効果を得る。
（発明の効果） 以上説明したように、本発明の電界効果トランジスタ
の製法によれば、ゲート電極上部に平坦化絶縁膜と異な
るゲートパターン形成絶縁膜を形成することによって、 （イ） ゲート電極をウエハ面内で均一に形成すること
ができ、ウエハ面内でのデバイス特性のばらつきを抑え
ることができる。
の製法によれば、ゲート電極上部に平坦化絶縁膜と異な
るゲートパターン形成絶縁膜を形成することによって、 （イ） ゲート電極をウエハ面内で均一に形成すること
ができ、ウエハ面内でのデバイス特性のばらつきを抑え
ることができる。
（ロ） ２層目のゲート電極と１層目のゲート電極との
間での接触不良を殆ど無くすることができる。
間での接触不良を殆ど無くすることができる。
（ハ） ２層目ゲート電極を１層配線として利用するこ
とができ、プロセスの簡便化を図ることができる。
とができ、プロセスの簡便化を図ることができる。
（ニ） ゲート電極よりも一まわり大きな２層目低比抵
抗ゲート電極を乗せることができ、微細なデバイスにお
いてもゲート抵抗の低減が図れる。この結果、従来製法
よりも高性能な電界効果トランジスタをウエハ面内均一
性良く製作することが可能である効果を有する。
抗ゲート電極を乗せることができ、微細なデバイスにお
いてもゲート抵抗の低減が図れる。この結果、従来製法
よりも高性能な電界効果トランジスタをウエハ面内均一
性良く製作することが可能である効果を有する。
第１図は本発明による電界効果トランジスタの製法の実
施例、 第２図は電界効果トランジスタの具体的な構造例、 第３図は従来技術１による電界効果トランジスタの製作
工程、 第４図は従来技術１において生じていた問題点の模式
図、 第５図は従来技術２による電界効果トランジスタの製作
工程を示す、 １……半導体基板、２……半導体能動層、３……ゲート
電極、４……２層目のゲート電極、５……ソース電極、
６……ドレイン電極、７……ソース用半導体領域、８…
…ドレイン用半導体領域、９……ゲート材料、10……低
比抵抗金属、11……アニール保護膜、12……Si3N4、12a
……SiO2、13……フォトレジスト、14……SiN膜、15…
…SiNゲートパターン。
施例、 第２図は電界効果トランジスタの具体的な構造例、 第３図は従来技術１による電界効果トランジスタの製作
工程、 第４図は従来技術１において生じていた問題点の模式
図、 第５図は従来技術２による電界効果トランジスタの製作
工程を示す、 １……半導体基板、２……半導体能動層、３……ゲート
電極、４……２層目のゲート電極、５……ソース電極、
６……ドレイン電極、７……ソース用半導体領域、８…
…ドレイン用半導体領域、９……ゲート材料、10……低
比抵抗金属、11……アニール保護膜、12……Si3N4、12a
……SiO2、13……フォトレジスト、14……SiN膜、15…
…SiNゲートパターン。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/336 H01L 29/786
Claims (2)
- 【請求項１】（ａ）半絶縁性を有する半導体基板上に、
半導体能動層を形成する工程と、 （ｂ）前記半導体基板上に、半導体能動層とショットキ
接合する導電層と窒化珪素膜を順次積層し、フォトレジ
ストによるマスクを用いたエッチング処理によりゲート
電極を形成する工程と、 （ｃ）ついでソース・ドレイン用半導体領域を形成する
工程と、 （ｄ）前記ソース・ドレイン用半導体領域上に、半導体
能動層とオーミック接合する導電層を積層し、リフトオ
フ処理によりソース・ドレイン電極を形成する工程と、 （ｅ）ついで酸化珪素膜およびフォトレジストを順次積
層し、表面を平坦にする工程と、 （ｆ）前記のフォトレジスト、酸化珪素膜およびゲート
電極上部の窒化珪素膜を、ゲート電極導電層の上部が露
出するまで、エッチング処理により除去する工程と、 （ｇ）ついで比抵抗が小さい導電層を積層し、エッチン
グ処理により、前記ゲート電極の上に前記ゲート電極よ
りも一まわり大きなゲート電極を形成する工程と を含むことを特徴とする電界効果トランジスタの製法。 - 【請求項２】（ａ）半絶縁性を有する半導体基板上に、
半導体能動層を形成するる工程と、 （ｂ）前記半導体能動層とショット接合する導電層と酸
化珪素膜を順次積層し、フォトレジストによるマスクを
用いたエッチング処理により、ゲート電極を形成する工
程と、 （ｃ）ソース・ドレイン用半導体領域を形成する工程
と、 （ｄ）上記半導体基板上に、半導体能動層とオーミック
接合する導電層を積層し、リフトオフ処理によりソース
・ドレイン電極を形成する工程と、 （ｅ）ついで窒化珪素膜およびフォトレジストを順次積
層し、表面を平坦にする工程と、 （ｆ）前記フォトレジストおよび窒化珪素膜を、ゲート
電極上部の酸化珪素膜が露出するまでエッチング処理に
より除去し、弗化水素酸を用いたエッチング処理によ
り、ゲート電極上部の酸化珪素膜を選択的に除去し、ゲ
ート電極導電層上部を露出する工程と、 （ｇ）上記半導体基板上に、比抵抗が小さい導電層を積
層し、エッチング処理により上記ゲート電極の上に上記
ゲート電極よりも一まわり大きなゲート電極を形成する
工程と を含むことを特徴とする電界効果トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34089289A JP2835398B2 (ja) | 1989-12-28 | 1989-12-28 | 電界効果トランジスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34089289A JP2835398B2 (ja) | 1989-12-28 | 1989-12-28 | 電界効果トランジスタの製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03201541A JPH03201541A (ja) | 1991-09-03 |
| JP2835398B2 true JP2835398B2 (ja) | 1998-12-14 |
Family
ID=18341268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34089289A Expired - Lifetime JP2835398B2 (ja) | 1989-12-28 | 1989-12-28 | 電界効果トランジスタの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2835398B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4984645B2 (ja) * | 2006-05-23 | 2012-07-25 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1989
- 1989-12-28 JP JP34089289A patent/JP2835398B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03201541A (ja) | 1991-09-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4546540A (en) | Self-aligned manufacture of FET | |
| JPS59229876A (ja) | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 | |
| JPS61234041A (ja) | 半導体装置及びその製造方法 | |
| JP2835398B2 (ja) | 電界効果トランジスタの製法 | |
| JPS6310588B2 (ja) | ||
| JP3058093B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS5842631B2 (ja) | 接合ゲ−ト型電界効果トランジスタの製造方法 | |
| JPH0620080B2 (ja) | 半導体素子の製造方法 | |
| JP3030123B2 (ja) | 半導体装置の製造方法 | |
| JPS6258154B2 (ja) | ||
| JP2567845B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS6057980A (ja) | 半導体装置の製造方法 | |
| JP2726730B2 (ja) | 電界効果トランジスタの製法 | |
| JP2652657B2 (ja) | ゲート電極形成方法 | |
| JPH01251667A (ja) | 電界効果トランジスタの製造方法 | |
| JPH01161873A (ja) | 半導体装置の製造方法 | |
| JPH028454B2 (ja) | ||
| JPS6298780A (ja) | 自己整列したＧａＡｓデジタル集積回路の製造方法 | |
| JP2000269235A (ja) | 接合ゲート電界効果トランジスタの製造方法 | |
| JPH0212838A (ja) | 半導体装置の製造方法 | |
| JPH10261655A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0340438A (ja) | 電界効果トランジスタの製造方法 | |
| JP2002076270A (ja) | 化合物半導体装置及びその製造方法 | |
| JPH0661271A (ja) | 半導体集積回路装置 | |
| JPS6187378A (ja) | 化合物半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20071009 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081009 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091009 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 12 Free format text: PAYMENT UNTIL: 20101009 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 12 Free format text: PAYMENT UNTIL: 20101009 |