JPS6310588B2 - - Google Patents
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- JPS6310588B2 JPS6310588B2 JP24312983A JP24312983A JPS6310588B2 JP S6310588 B2 JPS6310588 B2 JP S6310588B2 JP 24312983 A JP24312983 A JP 24312983A JP 24312983 A JP24312983 A JP 24312983A JP S6310588 B2 JPS6310588 B2 JP S6310588B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】
［発明の技術分野］
この発明は半導体装置の製造方法に関し、さら
に詳細にはGaAsMESFETのごとき超高周波用
電界効果型半導体素子の製造に好適な半導体装置
に製造方法に関するものである。
に詳細にはGaAsMESFETのごとき超高周波用
電界効果型半導体素子の製造に好適な半導体装置
に製造方法に関するものである。
［発明の技術的背景］
第１図はGaAsMESFETのごとき超高周波用
の接合型電界効果素子の主要部断面構造を示した
ものであり、１は半絶縁性の基板、２に低濃度の
ゲート領域、３は高濃度のソース領域、４は高濃
度のドレイン領域、５はゲート電極である。ま
た、６は該素子の動作時に生じる表面空乏層であ
り、RS及びRDはゲート電極５とソース領域３及
びドレイン領域４との間に生じるソース寄生抵抗
及びドレイン寄生抵抗である。
の接合型電界効果素子の主要部断面構造を示した
ものであり、１は半絶縁性の基板、２に低濃度の
ゲート領域、３は高濃度のソース領域、４は高濃
度のドレイン領域、５はゲート電極である。ま
た、６は該素子の動作時に生じる表面空乏層であ
り、RS及びRDはゲート電極５とソース領域３及
びドレイン領域４との間に生じるソース寄生抵抗
及びドレイン寄生抵抗である。
前記のごとき構造の電界効果素子の動作特性は
ゲート領域２に生ずるソース寄生抵抗RS及びド
レイン寄生抵抗RDとによつて左右され、RS及び
RDが無視し得ない値である場合の素子の非飽和
領域の伝達コンダクタンスは１／１＋（RS＋RD）
ｇに比例し、また飽和領域の伝達コンダクタンス
は１／１＋RSgSに比例することが知られている。
（ここに、ｇ、gSはRS及びRDが零の時の非飽和領
域及び飽和領域の伝達コンダクタンスである。） 従つて、高周波特性のよい（すなわち、伝達コ
ンダクタンスの大きい）素子を形成するためには
RS及びRDの値をできるだけ小さくすることが必
要である。しかるにRS及びRDの値は第１図に示
すlS、lDの値（すなわち、ゲート電極とソース領
域との間隔lS及びゲート電極とドレイン領域との
間隔lD）に比例しているので、RS及びRDの値を小
さくするためにはlS及びlDの値を小さくすること
が必要である。
ゲート領域２に生ずるソース寄生抵抗RS及びド
レイン寄生抵抗RDとによつて左右され、RS及び
RDが無視し得ない値である場合の素子の非飽和
領域の伝達コンダクタンスは１／１＋（RS＋RD）
ｇに比例し、また飽和領域の伝達コンダクタンス
は１／１＋RSgSに比例することが知られている。
（ここに、ｇ、gSはRS及びRDが零の時の非飽和領
域及び飽和領域の伝達コンダクタンスである。） 従つて、高周波特性のよい（すなわち、伝達コ
ンダクタンスの大きい）素子を形成するためには
RS及びRDの値をできるだけ小さくすることが必
要である。しかるにRS及びRDの値は第１図に示
すlS、lDの値（すなわち、ゲート電極とソース領
域との間隔lS及びゲート電極とドレイン領域との
間隔lD）に比例しているので、RS及びRDの値を小
さくするためにはlS及びlDの値を小さくすること
が必要である。
また、高周波特性のよい電界効果素子を形成す
るためには前記要件に加えてゲート長さlGを小さ
くすることも必要である。
るためには前記要件に加えてゲート長さlGを小さ
くすることも必要である。
一方、RDをあまり小さくしすぎると、ゲート
耐圧が低下してしまうのでRDをあまり小さくす
ることは好ましくない。
耐圧が低下してしまうのでRDをあまり小さくす
ることは好ましくない。
従つて、ゲート耐圧が大きくかつ伝達コンダク
タンスの高い高周波用電界効果型素子を形成する
ためにはRSがほぼ零に近い反面、RDがある値よ
りも大きいことが必要となるが、このようにRS
及びRDを制御することは従来の素子製造方法で
は不可能であつた。
タンスの高い高周波用電界効果型素子を形成する
ためにはRSがほぼ零に近い反面、RDがある値よ
りも大きいことが必要となるが、このようにRS
及びRDを制御することは従来の素子製造方法で
は不可能であつた。
以下に従来の超高周波用電界効果素子の製造方
法について説明する。
法について説明する。
超高周波用半導体素子として用いられる、
GaAsMESFETの製造方法には添付図面の第２
図及び第３図に示す二つの方法があつた。
GaAsMESFETの製造方法には添付図面の第２
図及び第３図に示す二つの方法があつた。
第一の方法は、第２図ａに示すように、まず
GaAsからなる半絶縁性の基板１にｎ型の低濃度
領域７を形成した後、該低濃度領域７に選択的に
不純物導入を行つて（例えばレジストパターンを
マスクとしてイオン注入した後にアニールするこ
とによつて）高濃度領域であるソース領域３及び
ドレイン領域４と低濃度のゲート領域２とを形成
し、さらに第２図ｂに示すようにゲート領域２上
にシヨツトキイ性のゲート電極５をリフトオフ法
で形成するという方法である。
GaAsからなる半絶縁性の基板１にｎ型の低濃度
領域７を形成した後、該低濃度領域７に選択的に
不純物導入を行つて（例えばレジストパターンを
マスクとしてイオン注入した後にアニールするこ
とによつて）高濃度領域であるソース領域３及び
ドレイン領域４と低濃度のゲート領域２とを形成
し、さらに第２図ｂに示すようにゲート領域２上
にシヨツトキイ性のゲート電極５をリフトオフ法
で形成するという方法である。
一方、第二の方法は、第３図ａに示すように、
GaAsからなる半絶縁性の基板１にｎ型の低濃度
領域７を形成した後、第３図ｂに示すように該低
濃度領域７上にシヨツトキイ性のゲート電極５を
形成し、さらに該ゲート電極５をマスクとして該
ゲート電極の周囲の基板内に不純物導入を行うこ
とにより、高濃度のソース領域３及びドレイン領
域４とともに低濃度のゲート領域２を形成すると
いう方法である。
GaAsからなる半絶縁性の基板１にｎ型の低濃度
領域７を形成した後、第３図ｂに示すように該低
濃度領域７上にシヨツトキイ性のゲート電極５を
形成し、さらに該ゲート電極５をマスクとして該
ゲート電極の周囲の基板内に不純物導入を行うこ
とにより、高濃度のソース領域３及びドレイン領
域４とともに低濃度のゲート領域２を形成すると
いう方法である。
［背景技術の問題点］
前記第一の方法ではソース領域３とドレイン領
域４の形成後にゲート領域５を形成するのでソー
ス領域３とドレイン領域４をゲート電極５に対し
て自己整合させることができず、従つて前記lS及
びlDの値が大きくなることは避けられなかつた。
それゆえ、前記第一の方法で形成した素子はソー
ス寄生抵抗RSが大きく、その結果、伝達コンダ
クタンスが小さく、高周波特性の悪い素子となつ
ていた。また、ゲート電極５が剥離しやすいとい
う欠点もあつた。
域４の形成後にゲート領域５を形成するのでソー
ス領域３とドレイン領域４をゲート電極５に対し
て自己整合させることができず、従つて前記lS及
びlDの値が大きくなることは避けられなかつた。
それゆえ、前記第一の方法で形成した素子はソー
ス寄生抵抗RSが大きく、その結果、伝達コンダ
クタンスが小さく、高周波特性の悪い素子となつ
ていた。また、ゲート電極５が剥離しやすいとい
う欠点もあつた。
一方、前記第二の方法は第一の方法に存する前
記問題点を解決したものであり、この方法によれ
ば、ソース領域とドレイン領域とがゲート電極５
をマスクとして自己整合的に形成されるため、前
記lS及びlDの値は非常に小さくなり、従つてRS及
びRDの値も小さくなる。しかしながら、この第
二の方法ではイオン注入後のアニール時に注入イ
オンが横方向に拡散してドレイン領域４及びソー
ス領域３の端がゲート電極５と接触する位置にま
で拡大し、その結果、lDの値が零に近くなつてゲ
ート耐圧が著しく劣化したり、lSの値が零近くに
なつて、しきい値電圧を制御できなくなる等の問
題があつた。また、この方法でもゲート電極５が
剥離しやすいという欠点があつた。
記問題点を解決したものであり、この方法によれ
ば、ソース領域とドレイン領域とがゲート電極５
をマスクとして自己整合的に形成されるため、前
記lS及びlDの値は非常に小さくなり、従つてRS及
びRDの値も小さくなる。しかしながら、この第
二の方法ではイオン注入後のアニール時に注入イ
オンが横方向に拡散してドレイン領域４及びソー
ス領域３の端がゲート電極５と接触する位置にま
で拡大し、その結果、lDの値が零に近くなつてゲ
ート耐圧が著しく劣化したり、lSの値が零近くに
なつて、しきい値電圧を制御できなくなる等の問
題があつた。また、この方法でもゲート電極５が
剥離しやすいという欠点があつた。
それゆえ、前記いずれの方法においても前記lS
及びlDの値を精密に制御することができなかつた
ため、従来方法で製造された素子は特性がばらつ
きやすく、従つて歩留りが悪かつた。また、ゲー
ト電極の形成に際してマスクを使用して光学的露
光方法でゲート長lGを決定していたため、lGをサ
ブミクロンオーダーにまで縮小することが不可能
であり、従つてさらに高い周波数用の素子を実現
することができなかつた。その上、ゲート長lGの
異る素子毎にマスクを用意しておかねばならない
のでマスク製造具等のコストがかなり高価であ
り、素子の製造コストを高価にする原因となつて
いた。
及びlDの値を精密に制御することができなかつた
ため、従来方法で製造された素子は特性がばらつ
きやすく、従つて歩留りが悪かつた。また、ゲー
ト電極の形成に際してマスクを使用して光学的露
光方法でゲート長lGを決定していたため、lGをサ
ブミクロンオーダーにまで縮小することが不可能
であり、従つてさらに高い周波数用の素子を実現
することができなかつた。その上、ゲート長lGの
異る素子毎にマスクを用意しておかねばならない
のでマスク製造具等のコストがかなり高価であ
り、素子の製造コストを高価にする原因となつて
いた。
［発明の目的］
この発明の目的は前記のごとき種々の問題点を
解消した半導体装置の製造方法を提供することで
ある。
解消した半導体装置の製造方法を提供することで
ある。
［発明の概要］
この発明による方法は、特許請求の範囲に記載
したように、（）表面に特定の導電型領域が形
成されている半絶縁性の基板もしくは半導体製の
基板の表面に垂直な側面を有した所定のパターン
を形成する工程と、（）該基板の全表面に電極
となる金属膜を形成する工程と、（）該金属膜
を異方性エツチングして該パターンの側面を覆う
垂直な壁状金属膜部分を形成する工程と、（）
該基板の全面に絶縁膜を形成する工程と、（）
該絶縁膜を異方性エツチングすることにより該壁
状金属膜部分と一体の垂直な壁状絶縁膜部分を形
成する工程と、（）選択的エツチングによつて
該パターンを除去する工程と、（）該壁状金属
膜部分と該壁状絶縁膜部分とをマスクにして該基
板の表面にイオン注入を行うことにより該壁状金
属膜部分と該壁状絶縁膜部分の周囲の基板内に高
濃度領域を形成する工程とを含んでいることを特
徴とする。この発明の方法によれば、例えば
MESFETのソース領域及びドレイン領域をゲー
ト電極をマスクとして自己整合的に形成すること
ができるとともにゲート電極に対してソース領域
及びドレイン領域が接触することを未然に防止す
ることができ、従つてゲート耐圧が劣化する恐れ
がなく、かつ伝達コンダクタンスの大きな高周波
用の半導体素子を高い歩留りで生産することがで
きる。
したように、（）表面に特定の導電型領域が形
成されている半絶縁性の基板もしくは半導体製の
基板の表面に垂直な側面を有した所定のパターン
を形成する工程と、（）該基板の全表面に電極
となる金属膜を形成する工程と、（）該金属膜
を異方性エツチングして該パターンの側面を覆う
垂直な壁状金属膜部分を形成する工程と、（）
該基板の全面に絶縁膜を形成する工程と、（）
該絶縁膜を異方性エツチングすることにより該壁
状金属膜部分と一体の垂直な壁状絶縁膜部分を形
成する工程と、（）選択的エツチングによつて
該パターンを除去する工程と、（）該壁状金属
膜部分と該壁状絶縁膜部分とをマスクにして該基
板の表面にイオン注入を行うことにより該壁状金
属膜部分と該壁状絶縁膜部分の周囲の基板内に高
濃度領域を形成する工程とを含んでいることを特
徴とする。この発明の方法によれば、例えば
MESFETのソース領域及びドレイン領域をゲー
ト電極をマスクとして自己整合的に形成すること
ができるとともにゲート電極に対してソース領域
及びドレイン領域が接触することを未然に防止す
ることができ、従つてゲート耐圧が劣化する恐れ
がなく、かつ伝達コンダクタンスの大きな高周波
用の半導体素子を高い歩留りで生産することがで
きる。
［発明の実施例］
以下に添付図面の第４図及び第５図を参照して
本発明の実施例について説明する。第４図ａない
し第４図ｆは、本発明方法をGaAsMESFETの
製造に適用した第一実施例を工程順に示した断面
図である。
本発明の実施例について説明する。第４図ａない
し第４図ｆは、本発明方法をGaAsMESFETの
製造に適用した第一実施例を工程順に示した断面
図である。
本発明方法では、まずGaAs基板１上に不純物
濃度３×1015／cm3の低濃度領域（ｎ型）７を厚さ
1.5μｍで形成した後、レジストもしくは酸化膜等
によつて側面が垂直なパターン８を第４図ａに示
すように形成する。該パターン８は金属膜、レジ
スト膜もしくは酸化膜等を基板１上の全面に形成
した後に該金属膜、該レジスト膜もしくは酸化膜
を反応性イオンエツチング（RIE）等の異方性エ
ツチングで選択的に蝕刻することにより形成され
る。この実施例では、該パターン８は厚さ8000Å
のSi3N4膜で形成された。
濃度３×1015／cm3の低濃度領域（ｎ型）７を厚さ
1.5μｍで形成した後、レジストもしくは酸化膜等
によつて側面が垂直なパターン８を第４図ａに示
すように形成する。該パターン８は金属膜、レジ
スト膜もしくは酸化膜等を基板１上の全面に形成
した後に該金属膜、該レジスト膜もしくは酸化膜
を反応性イオンエツチング（RIE）等の異方性エ
ツチングで選択的に蝕刻することにより形成され
る。この実施例では、該パターン８は厚さ8000Å
のSi3N4膜で形成された。
パターン８の形成後、第４図ａに示すように全
面に金属膜９を形成する。この金属膜９はGaAs
基板に対してシヨツトキイ接合を形成する金属か
らなり、この実施例ではTiWが使用された。該
金属膜９の厚さは3000Åであり、スパツタ法で形
成した。
面に金属膜９を形成する。この金属膜９はGaAs
基板に対してシヨツトキイ接合を形成する金属か
らなり、この実施例ではTiWが使用された。該
金属膜９の厚さは3000Åであり、スパツタ法で形
成した。
次に該金属膜９のうち、該パターン８の側面に
付着している部分を除いて他の部分を反応性イオ
ンエツチング（RIE）で除去し、第４図ｂに示す
ようにパターン８の側面に付着する壁状金属膜部
分９ａを形成する。この壁状金属膜部分９ａは
MESFETのゲート電極を構成するものであり、
その高さｈは7000Åで幅すなわち長さｌは2000Å
である。
付着している部分を除いて他の部分を反応性イオ
ンエツチング（RIE）で除去し、第４図ｂに示す
ようにパターン８の側面に付着する壁状金属膜部
分９ａを形成する。この壁状金属膜部分９ａは
MESFETのゲート電極を構成するものであり、
その高さｈは7000Åで幅すなわち長さｌは2000Å
である。
ついで第４図ｃに示すように厚さ1500Åの酸化
膜１０をスパツタ法で全面に堆積させた後、RIE
で該酸化膜１０の直立部分のみを除いて他の部分
を除去すると第４図ｄに示されるように壁状金属
膜部分９ａと一体の壁状酸化膜部分１０ａが形成
される。この壁状酸化膜部分１０ａの幅すなわち
長さは1000Åである。
膜１０をスパツタ法で全面に堆積させた後、RIE
で該酸化膜１０の直立部分のみを除いて他の部分
を除去すると第４図ｄに示されるように壁状金属
膜部分９ａと一体の壁状酸化膜部分１０ａが形成
される。この壁状酸化膜部分１０ａの幅すなわち
長さは1000Åである。
次に該パターン８をプラズマエツチングで除去
すると第４図ｅのように基板上には壁状金属膜部
分９ａと壁状酸化膜部分１０ａとが残されるの
で、この壁状金属膜部分９ａと壁状酸化膜部分１
０ａとをマスクとして基板上の低濃度領域７に例
えばSi等の不純物をイオン注入した後、800℃で
10分間のアニールを行うと、第４図ｆに示すよう
に、壁状金属膜部分９ａ及び壁状酸化膜部分１０
ａの周囲の基板表面に例えば不純物濃度３×
1016／cm3で厚さが4μｍのｎ型高濃度領域３，４が
形成される。この高濃度領域３，４はそれぞれ
MESFETのソース領域及びドレイン領域となり、
一方、壁状金属膜部分９ａと壁状酸化膜部分１０
ａの直下に残されたｎ型の低濃度領域はゲート領
域２となる。また、壁状金属膜部分９ａは壁状酸
化膜部分１０ａと一体となつてゲート電極５を構
成する。
すると第４図ｅのように基板上には壁状金属膜部
分９ａと壁状酸化膜部分１０ａとが残されるの
で、この壁状金属膜部分９ａと壁状酸化膜部分１
０ａとをマスクとして基板上の低濃度領域７に例
えばSi等の不純物をイオン注入した後、800℃で
10分間のアニールを行うと、第４図ｆに示すよう
に、壁状金属膜部分９ａ及び壁状酸化膜部分１０
ａの周囲の基板表面に例えば不純物濃度３×
1016／cm3で厚さが4μｍのｎ型高濃度領域３，４が
形成される。この高濃度領域３，４はそれぞれ
MESFETのソース領域及びドレイン領域となり、
一方、壁状金属膜部分９ａと壁状酸化膜部分１０
ａの直下に残されたｎ型の低濃度領域はゲート領
域２となる。また、壁状金属膜部分９ａは壁状酸
化膜部分１０ａと一体となつてゲート電極５を構
成する。
第４図ｆに示すGaAsMESFETでは前記lSの値
がほぼ零に近く、従つて伝達コンダクタンスが大
きく、よい高周波特性を有している反面、ドレイ
ン領域４とゲート電極５との間隔lDがlSよりも十
分に大きいのでゲート耐圧も大きい。また、ゲー
ト電極が壁状酸化膜部分１０ａと一体に形成され
ているので、該ゲート電極の金属部分のアスペク
ト比（断面縦横比）が非常に大きいにもかかわら
ず基板に対する固着力が大きく、従つてゲート電
極の剥離が生じにくい。
がほぼ零に近く、従つて伝達コンダクタンスが大
きく、よい高周波特性を有している反面、ドレイ
ン領域４とゲート電極５との間隔lDがlSよりも十
分に大きいのでゲート耐圧も大きい。また、ゲー
ト電極が壁状酸化膜部分１０ａと一体に形成され
ているので、該ゲート電極の金属部分のアスペク
ト比（断面縦横比）が非常に大きいにもかかわら
ず基板に対する固着力が大きく、従つてゲート電
極の剥離が生じにくい。
また、ゲート長lG（第１図参照）が本発明方法
では壁状金属膜部分９ａの膜厚で決定されるた
め、本発明方法によれば非常に小さなゲート長を
所望のとおり実現することができ、従つて高周波
特性のよいMESFETが得られる。
では壁状金属膜部分９ａの膜厚で決定されるた
め、本発明方法によれば非常に小さなゲート長を
所望のとおり実現することができ、従つて高周波
特性のよいMESFETが得られる。
第５図は本発明の第二実施例の方法の一部を示
したものである。第二実施例の方法の前半工程は
第４図ａないし第４図ｅまでの工程であり、残り
の後半工程は第５ａないし第５図ｃで示されてい
る。
したものである。第二実施例の方法の前半工程は
第４図ａないし第４図ｅまでの工程であり、残り
の後半工程は第５ａないし第５図ｃで示されてい
る。
本発明の第二実施例の方法では第４図ａないし
第４図ｅまでの工程を終了した後に第５ａに示す
ように全面に第二の絶縁膜１１を形成した後、異
方性エツチングによつて該第二の絶縁膜１１の直
立部分のみを残して他の部分を除去し、第５図ｂ
に示すように壁状金属膜部分９ａと第一の壁状絶
縁膜部分１０ａの各々の側面に付着した第二の壁
状絶縁膜部分１１ａを形成する。ついで、壁状金
属膜部分９ａと第一及び第二の壁状絶縁膜部分１
０ａ，１１ａとによつて形成されたゲート電極５
をマスクにして該ゲート電極の周囲の基板表面に
Si等の不純物をイオン注入した後、800℃10分間
のアニールを行つてゲート電極５の両側にソース
領域３とドレイン領域４とを形成する。
第４図ｅまでの工程を終了した後に第５ａに示す
ように全面に第二の絶縁膜１１を形成した後、異
方性エツチングによつて該第二の絶縁膜１１の直
立部分のみを残して他の部分を除去し、第５図ｂ
に示すように壁状金属膜部分９ａと第一の壁状絶
縁膜部分１０ａの各々の側面に付着した第二の壁
状絶縁膜部分１１ａを形成する。ついで、壁状金
属膜部分９ａと第一及び第二の壁状絶縁膜部分１
０ａ，１１ａとによつて形成されたゲート電極５
をマスクにして該ゲート電極の周囲の基板表面に
Si等の不純物をイオン注入した後、800℃10分間
のアニールを行つてゲート電極５の両側にソース
領域３とドレイン領域４とを形成する。
そして最後にソース領域３及びドレイン領域４
及びゲート電極の上にGe層１２及びAu層１３を
連続的に蒸着すると、該二層はそれぞれソース電
極及びドレイン電極となり、また、ゲート電極５
の頂面に堆積した二層はゲート電極のリード接続
用パツドとなる。
及びゲート電極の上にGe層１２及びAu層１３を
連続的に蒸着すると、該二層はそれぞれソース電
極及びドレイン電極となり、また、ゲート電極５
の頂面に堆積した二層はゲート電極のリード接続
用パツドとなる。
この第二実施例の方法では、ゲート電極とソー
ス領域との間隔lSがソース領域形成工程において
第二の壁状絶縁膜部分１１ａの膜厚によつて決定
され、また、ゲート電極とドレイン領域との間隔
lDがドレイン領域形成工程において第一及び第二
の壁状絶縁膜部分１０ａ及び１１ａの合計膜厚に
よつて決定されるので、前記lS及びlDの値を微細
に制御することができ、lS及びlDの値が零になつ
たり、あるいは好ましくない大きさになつたりす
る恐れがない。また、ゲート電極である壁状金属
膜部分９ａがその両側から壁状絶縁膜部分１０ａ
及び１１ａで挾持されているため、アスペクト比
の大きなゲート電極でも倒壊したり、基板から剥
離する恐れがない。
ス領域との間隔lSがソース領域形成工程において
第二の壁状絶縁膜部分１１ａの膜厚によつて決定
され、また、ゲート電極とドレイン領域との間隔
lDがドレイン領域形成工程において第一及び第二
の壁状絶縁膜部分１０ａ及び１１ａの合計膜厚に
よつて決定されるので、前記lS及びlDの値を微細
に制御することができ、lS及びlDの値が零になつ
たり、あるいは好ましくない大きさになつたりす
る恐れがない。また、ゲート電極である壁状金属
膜部分９ａがその両側から壁状絶縁膜部分１０ａ
及び１１ａで挾持されているため、アスペクト比
の大きなゲート電極でも倒壊したり、基板から剥
離する恐れがない。
［発明の効果］
以上に説明したように、この発明の方法によれ
ば、従来のMESFETにくらべてゲート長が短か
く、かつソース寄生抵抗が小さく、しかもゲート
耐圧の低下する恐れのない超高周波用の
MESFETを高歩留りで製造することができる。
また、本発明の方法では、ゲート電極の形成に際
して光学的露光法を要しないため、工程が簡略に
なるとともにマスク製造具を要しないので従来方
法よりも製造コストの低減が可能になる。さらに
本発明方法によれば、ゲート電極の形成に際して
マスクを要しないので、種々のゲート長の素子を
製造することができ、また、ゲート長の変更に際
してもマスクを製造する必要がなくなる。
ば、従来のMESFETにくらべてゲート長が短か
く、かつソース寄生抵抗が小さく、しかもゲート
耐圧の低下する恐れのない超高周波用の
MESFETを高歩留りで製造することができる。
また、本発明の方法では、ゲート電極の形成に際
して光学的露光法を要しないため、工程が簡略に
なるとともにマスク製造具を要しないので従来方
法よりも製造コストの低減が可能になる。さらに
本発明方法によれば、ゲート電極の形成に際して
マスクを要しないので、種々のゲート長の素子を
製造することができ、また、ゲート長の変更に際
してもマスクを製造する必要がなくなる。
なお、前記実施例はGaAsMESFETの製造方
法について示されたものであるが、本発明方法が
他の形式の半導体装置の製造方法としても適用可
能であることは当然である。
法について示されたものであるが、本発明方法が
他の形式の半導体装置の製造方法としても適用可
能であることは当然である。
第１図は接合形電界効果素子の要部断面を示し
た図、第２図及び第３図は従来の製造方法を説明
するための図、第４図は本発明の方法の第一実施
例を工程順に示した図、第５図は本発明の方法の
第二実施例の後半工程を工程順に示した図であ
る。 １……基板、２……ゲート領域、３……ソース
領域、４……ドレイン領域、５……ゲート電極、
７……低濃度領域、８……パターン。
た図、第２図及び第３図は従来の製造方法を説明
するための図、第４図は本発明の方法の第一実施
例を工程順に示した図、第５図は本発明の方法の
第二実施例の後半工程を工程順に示した図であ
る。 １……基板、２……ゲート領域、３……ソース
領域、４……ドレイン領域、５……ゲート電極、
７……低濃度領域、８……パターン。
Claims (1)
- 【特許請求の範囲】 １ 表面に特定の導電型領域が形成されている半
絶縁性の基板もしくは半導体の基板の表面に垂直
な側面を有した所定のパターンを形成する工程
と、該基板の全面に金属膜を形成する工程と、該
金属膜を異方性エツチングすることにより該パタ
ーンの側面を覆う垂直な壁状金属膜部分を形成す
る工程と、該基板の全面に絶縁膜を形成する工程
と、該絶縁膜を異方性エツチングすることにより
該壁状金属膜部分の側面を覆う垂直な壁状絶縁膜
部分を形成する工程と、選択的エツチングによつ
て該パターンを除去する工程と、該壁状金属膜部
分と該壁状絶縁膜部分とをマスクにして該基板の
表面にイオン注入を行うことにより該壁状金属膜
部分と該壁状絶縁膜部分の周囲の基板表面に高濃
度領域を形成する工程とを含む半導体装置の製造
方法。 ２ 表面に特定の導電型領域が形成されている半
絶縁性の基板もしくは半導体の基板の表面に垂直
な側面を有した所定のパターンを形成する工程
と、該基板の全面に金属膜を形成する工程と、該
金属膜を異方性エツチングすることにより該パタ
ーンの側面を覆う垂直な壁状金属膜部分を形成す
る工程と、該基板の全面に第一の絶縁膜を形成す
る工程と、該第一の絶縁膜を異方性エツチングす
ることにより該壁状金属膜部分の側面を覆う垂直
な第一の壁状絶縁膜部分を形成する工程と、選択
的エツチングによつて該パターンを除去する工程
と、該壁状金属膜部分及び該第一の壁状絶縁膜部
分並びに該基板の表面に第二の絶縁膜を形成する
工程と、該第二の絶縁膜を異方性エツチングして
該壁状金属膜部分及び該第一の壁状絶縁膜部分の
それぞれの側面を覆う垂直な第二の壁状絶縁膜部
分を形成する工程と、該壁状金属膜部分及び該第
一の壁状絶縁膜部分並びに該第二の壁状絶縁膜部
分からなる直立片をマスクとして該直立片の周囲
の基板内にイオン注入を行うことにより該直立片
の周囲の基板に高濃度領域を形成する工程とを含
む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24312983A JPS60136263A (ja) | 1983-12-24 | 1983-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24312983A JPS60136263A (ja) | 1983-12-24 | 1983-12-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136263A JPS60136263A (ja) | 1985-07-19 |
| JPS6310588B2 true JPS6310588B2 (ja) | 1988-03-08 |
Family
ID=17099230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24312983A Granted JPS60136263A (ja) | 1983-12-24 | 1983-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136263A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60143674A (ja) * | 1983-12-29 | 1985-07-29 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPH02253632A (ja) * | 1989-03-27 | 1990-10-12 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタの製造方法 |
| JPH04188635A (ja) * | 1990-11-19 | 1992-07-07 | Nec Corp | 半導体装置の製造方法 |
| US5994728A (en) * | 1995-11-15 | 1999-11-30 | Matsushita Electronics Corporation | Field effect transistor and method for producing the same |
| JP6710221B2 (ja) | 2015-12-16 | 2020-06-17 | ボルボトラックコーポレーション | バッテリ固定装置 |
-
1983
- 1983-12-24 JP JP24312983A patent/JPS60136263A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60136263A (ja) | 1985-07-19 |
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