JPH0766393A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0766393A JPH0766393A JP20740893A JP20740893A JPH0766393A JP H0766393 A JPH0766393 A JP H0766393A JP 20740893 A JP20740893 A JP 20740893A JP 20740893 A JP20740893 A JP 20740893A JP H0766393 A JPH0766393 A JP H0766393A
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- JP
- Japan
- Prior art keywords
- gate electrode
- concentration source
- insulating film
- drain regions
- mask
- Prior art date
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＬＤＤ構造を有するＦＥＴの低濃度ソース・
ドレイン領域の寸法を安定させ、特性のバラツキをなく
す。 【構成】 半導体基板１の表面にゲート電極３を形成
し、それをマスクとしてイオン注入４により低濃度ソー
ス・ドレイン領域５，５を形成し、全面にシリコン酸化
膜６を形成し、ゲート電極３とその側面のシリコン酸化
膜６とをマスクとし、シリコン酸化膜６を通過するイオ
ン注入１０で高濃度ソース・ドレイン領域７，７を形成
する。 【効果】 低濃度ソース・ドレイン領域５ａ，５ａの寸
法を規定するゲート電極３の側面のシリコン酸化膜６は
エッチングされていないのでバラツキが大幅に少なくな
る。
ドレイン領域の寸法を安定させ、特性のバラツキをなく
す。 【構成】 半導体基板１の表面にゲート電極３を形成
し、それをマスクとしてイオン注入４により低濃度ソー
ス・ドレイン領域５，５を形成し、全面にシリコン酸化
膜６を形成し、ゲート電極３とその側面のシリコン酸化
膜６とをマスクとし、シリコン酸化膜６を通過するイオ
ン注入１０で高濃度ソース・ドレイン領域７，７を形成
する。 【効果】 低濃度ソース・ドレイン領域５ａ，５ａの寸
法を規定するゲート電極３の側面のシリコン酸化膜６は
エッチングされていないのでバラツキが大幅に少なくな
る。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタの
製法に関し、特にＬＤＤ構造を有する電界効果トランジ
スタの製造方法に関する。
製法に関し、特にＬＤＤ構造を有する電界効果トランジ
スタの製造方法に関する。
【０００２】
【従来の技術】従来のＬＤＤ構造を有する電界効果トラ
ンジスタ（以下ＦＥＴ）の製造方法をＮチャンネルＭＯ
ＳＦＥＴを例として説明する。図３ａ〜ｅは各工程での
ＭＯＳＦＥＴの要部断面図である。
ンジスタ（以下ＦＥＴ）の製造方法をＮチャンネルＭＯ
ＳＦＥＴを例として説明する。図３ａ〜ｅは各工程での
ＭＯＳＦＥＴの要部断面図である。
【０００３】（１）Ｐ型ＳＩ基板１の表面にゲート酸化
膜２を形成し、その上に例えばポリサイド等でゲート電
極３を形成する（図３ａ参照）。
膜２を形成し、その上に例えばポリサイド等でゲート電
極３を形成する（図３ａ参照）。
【０００４】（２）次にゲート電極３及び図外のフィー
ルド酸化膜とかホトレジストをマスクに例えばリンのイ
オン注入４を行い、その後熱処理を行って低濃度のソー
ス・ドレイン領域５，５を形成する（図３ｂ参照）。
ルド酸化膜とかホトレジストをマスクに例えばリンのイ
オン注入４を行い、その後熱処理を行って低濃度のソー
ス・ドレイン領域５，５を形成する（図３ｂ参照）。
【０００５】（３）次に全面に例えばＣＶＤによりシリ
コン酸化膜６を例えば０．１５μｍ形成する（図３ｃ参
照）。
コン酸化膜６を例えば０．１５μｍ形成する（図３ｃ参
照）。
【０００６】（４）次に垂直方向からの異方性エッチを
行って、シリコン酸化膜６をゲート電極３の頂部と低濃
度ソース・ドレイン領域５，５上において完全にエッチ
ングされるまでエッチングを行う。そうするとゲート電
極３の側面にサイドウォール６ａが残る。また、ソース
・ドレイン５，５上のゲート酸化膜２もエッチングされ
てなくなる（図３ｄ参照）。
行って、シリコン酸化膜６をゲート電極３の頂部と低濃
度ソース・ドレイン領域５，５上において完全にエッチ
ングされるまでエッチングを行う。そうするとゲート電
極３の側面にサイドウォール６ａが残る。また、ソース
・ドレイン５，５上のゲート酸化膜２もエッチングされ
てなくなる（図３ｄ参照）。
【０００７】（５）次に酸化膜８を形成し、ゲート電極
３とサイドウォール６ａと図外のフィールド酸化膜また
はホトレジストをマスクに例えばヒ素のイオン注入９に
より高濃度のソース・ドレイン領域７，７を形成する
（図３ｅ参照）。
３とサイドウォール６ａと図外のフィールド酸化膜また
はホトレジストをマスクに例えばヒ素のイオン注入９に
より高濃度のソース・ドレイン領域７，７を形成する
（図３ｅ参照）。
【０００８】以上の工程により、サイドウォール６ａの
寸法に応じた低濃度ソース・ドレイン領域５ａ，５ａが
形成される。
寸法に応じた低濃度ソース・ドレイン領域５ａ，５ａが
形成される。
【０００９】（６）その後層間絶縁膜（図示せず）やソ
ース・ドレイン電極または配線（図示せず）を形成し
て、ＬＤＤ構造のＮチャンネルＭＯＳＦＥＴが完成す
る。
ース・ドレイン電極または配線（図示せず）を形成し
て、ＬＤＤ構造のＮチャンネルＭＯＳＦＥＴが完成す
る。
【００１０】
【発明が解決しようとする課題】ところで、上記の従来
のＬＤＤ構造のＦＥＴの製造方法は、サイドウォールに
より低濃度のソース・ドレイン領域の寸法を確定し、そ
のサイドウォールは異方性にエッチバックして作るの
で、サイドウォールの寸法がバラツキ、したがって低濃
度のソース・ドレイン領域の寸法がバラツキ、特性がバ
ラツクという問題があった。
のＬＤＤ構造のＦＥＴの製造方法は、サイドウォールに
より低濃度のソース・ドレイン領域の寸法を確定し、そ
のサイドウォールは異方性にエッチバックして作るの
で、サイドウォールの寸法がバラツキ、したがって低濃
度のソース・ドレイン領域の寸法がバラツキ、特性がバ
ラツクという問題があった。
【００１１】特にゲート電極寸法が微細化するほど低濃
度のソース・ドレイン領域のバラツキにともなう特性の
バラツキが顕著となる。
度のソース・ドレイン領域のバラツキにともなう特性の
バラツキが顕著となる。
【００１２】其処で本発明は、バラツキの少ないＬＤＤ
構造のＦＥＴの製造方法を提供する。
構造のＦＥＴの製造方法を提供する。
【課題を解決するための手段】そこで、この発明の半導
体装置の製造方法は、半導体基板上にゲート電極を形成
し、そのゲート電極をマスクとしてイオン注入により低
濃度ソース・ドレイン領域を形成し、その後ゲート電極
の上面及び側面を含む基板上に所定の厚みの絶縁膜を形
成し、前記ゲート電極及びその側面の前記絶縁膜をマス
クとして半導体基板上の前記絶縁膜を透過するイオン注
入により、高濃度ソース・ドレイン領域を形成すること
を特徴とする。
体装置の製造方法は、半導体基板上にゲート電極を形成
し、そのゲート電極をマスクとしてイオン注入により低
濃度ソース・ドレイン領域を形成し、その後ゲート電極
の上面及び側面を含む基板上に所定の厚みの絶縁膜を形
成し、前記ゲート電極及びその側面の前記絶縁膜をマス
クとして半導体基板上の前記絶縁膜を透過するイオン注
入により、高濃度ソース・ドレイン領域を形成すること
を特徴とする。
【００１３】
【作用】上記の製造方法によれば、ゲート電極の側面の
絶縁膜をエッチングすることなく高濃度ソース・ドレイ
ン形成時のイオン注入のマスクとするので、低濃度ソー
ス・ドレイン領域のバラツキは大幅に少なくなる。
絶縁膜をエッチングすることなく高濃度ソース・ドレイ
ン形成時のイオン注入のマスクとするので、低濃度ソー
ス・ドレイン領域のバラツキは大幅に少なくなる。
【００１４】
【実施例】以下この発明において図面を参照して説明す
る。
る。
【００１５】図１はこの発明の一実施例のＮチャンネル
ＭＯＳＦＥＴの製造方法を示す工程毎の要部断面であ
る。図３に示す従来例と同一の部分には同一符号を付し
て説明を省略する。
ＭＯＳＦＥＴの製造方法を示す工程毎の要部断面であ
る。図３に示す従来例と同一の部分には同一符号を付し
て説明を省略する。
【００１６】（１）ゲート電極３とマスクにいおん注入
により低濃度ソース・ドレイン領域５，５を形成する工
程（図１ａ，図１ｂ）までは図３ａ，図３ｂに示す従来
方法と同じである。
により低濃度ソース・ドレイン領域５，５を形成する工
程（図１ａ，図１ｂ）までは図３ａ，図３ｂに示す従来
方法と同じである。
【００１７】（２）次に従来（図３ｃ）と同様に全面に
例えばＣＶＤ法によりシリコン酸化膜６を所定の厚さ、
例えば０．１μｍ形成する（図１ｃ参照）。
例えばＣＶＤ法によりシリコン酸化膜６を所定の厚さ、
例えば０．１μｍ形成する（図１ｃ参照）。
【００１８】（３）次にゲート電極３及びその側面のシ
リコン酸化膜６及び図外のフィールド酸化膜又はホトレ
ジストをマスクとしてシリコン酸化膜６を透過するエネ
ルギーで、例えばヒ素のイオン注入１０を行い高濃度の
ソース・ドレイン領域７，７を形成する。
リコン酸化膜６及び図外のフィールド酸化膜又はホトレ
ジストをマスクとしてシリコン酸化膜６を透過するエネ
ルギーで、例えばヒ素のイオン注入１０を行い高濃度の
ソース・ドレイン領域７，７を形成する。
【００１９】ゲート電極３の側面のシリコン酸化膜６の
厚みに応じて残る低濃度ソース・ドレイン領域５ａ，５
ａは本実施例によればシリコン酸化膜６をエッチングし
ないので寸法が安定し、したがって特性のバラツキも少
なくなる。
厚みに応じて残る低濃度ソース・ドレイン領域５ａ，５
ａは本実施例によればシリコン酸化膜６をエッチングし
ないので寸法が安定し、したがって特性のバラツキも少
なくなる。
【００２０】（４）次にシリコン酸化膜６をそのまま層
間絶縁膜として利用するか、あるいはその上にリンガラ
ス層を積層して層間絶縁膜として高能動ソース・ドレイ
ン領域７，７の表面をあらわす開口を形成し、ソース・
ドレイン電極（または配線）を形成して、ＬＤＤ構造を
有するＭＯＳＦＥＴが完成する。
間絶縁膜として利用するか、あるいはその上にリンガラ
ス層を積層して層間絶縁膜として高能動ソース・ドレイ
ン領域７，７の表面をあらわす開口を形成し、ソース・
ドレイン電極（または配線）を形成して、ＬＤＤ構造を
有するＭＯＳＦＥＴが完成する。
【００２１】以上の説明は、ＮチャンネルＭＯＳＦＥＴ
について説明したがＰチャンネルＭＯＳＦＥＴについて
も同様に実施できることはいうまでもない。
について説明したがＰチャンネルＭＯＳＦＥＴについて
も同様に実施できることはいうまでもない。
【００２２】
【実施例２】次に本発明をＭＥＳＦＥＴに適用した例に
ついて説明する。図２は各工程での本発明によるＭＥＳ
ＦＥＴの要部断面図である。
ついて説明する。図２は各工程での本発明によるＭＥＳ
ＦＥＴの要部断面図である。
【００２３】（１）半絶縁性のＧａＡｓ基板１１の表面
に例えばＳｉイオンを注入する等の方法で、ｎ型活性層
１２を形成し、それに接してタングステン等耐熱性材料
によりショットキ接合を形成するゲート電極１３を形成
する（図２ａ参照）。
に例えばＳｉイオンを注入する等の方法で、ｎ型活性層
１２を形成し、それに接してタングステン等耐熱性材料
によりショットキ接合を形成するゲート電極１３を形成
する（図２ａ参照）。
【００２４】（２）次にゲート電極１３と図外のホトレ
ジストをマスクにＳｉのイオン注入を行い低濃度のソー
ス・ドレイン領域１５，１５を形成する（図２ｂ参
照）。
ジストをマスクにＳｉのイオン注入を行い低濃度のソー
ス・ドレイン領域１５，１５を形成する（図２ｂ参
照）。
【００２５】（３）次に全面にＣＶＤ法により例えばシ
リコン酸化膜１６を例えば０．１μｍ形成する（図２ｃ
参照）。
リコン酸化膜１６を例えば０．１μｍ形成する（図２ｃ
参照）。
【００２６】（４）次にゲート電極及びその側面のシリ
コン酸化膜６及び図外のホトレジストをマスクとし、シ
リコン酸化膜を透過するエネルギーでＳｉのイオン注入
２０を行い高濃度のソース・ドレイン領域１７，１７を
形成し、熱処理を行い活性化する（図２ｄ参照）。
コン酸化膜６及び図外のホトレジストをマスクとし、シ
リコン酸化膜を透過するエネルギーでＳｉのイオン注入
２０を行い高濃度のソース・ドレイン領域１７，１７を
形成し、熱処理を行い活性化する（図２ｄ参照）。
【００２７】（５）次にシリコン酸化膜をエッチングし
て取り除き、高濃度ソース・ドレイン領域１７，１７に
接するオーミック電極を形成して、ＬＤＤ構造のＭＥＳ
ＦＥＴが完成する。
て取り除き、高濃度ソース・ドレイン領域１７，１７に
接するオーミック電極を形成して、ＬＤＤ構造のＭＥＳ
ＦＥＴが完成する。
【００２８】本実施例においても前記した第１の実施例
と同様の効果がある。
と同様の効果がある。
【００２９】
【発明の効果】以上説明したように、この発明はゲート
電極の側面の絶縁膜をエッチングすることなく、低濃度
ソース・ドレイン領域の寸法出しに用いるので、バラツ
キが少なく安定した特性のＦＥＴの製造を行うことがで
きる。
電極の側面の絶縁膜をエッチングすることなく、低濃度
ソース・ドレイン領域の寸法出しに用いるので、バラツ
キが少なく安定した特性のＦＥＴの製造を行うことがで
きる。
【図１】 本発明の一実施例を示す工程毎の要部断面
図。
図。
【図２】 本発明の他の実施例の工程毎の要部断面図。
【図３】 従来のＭＯＳＦＥＴ製造方法を示す工程毎の
要部断面図。
要部断面図。
１ Ｐ型Ｓｉ（半導体基板） ３，１３ ゲート電極 ４ リンイオン注入 ５，５ａ，１５，１５ａ 低濃度ソース・ドレイン電極 ６，１６ シリコン酸化膜（絶縁膜） ７，１７ 高濃度ソース・ドレイン領域 １０ ヒ素イオン注入 １１ ＧａＡｓ（半導体基板） １４，２０ Ｓｉイオン注入
Claims (3)
- 【請求項１】半導体基板上にゲート電極を形成し、その
ゲート電極をマスクとしてイオン注入により低濃度ソー
ス・ドレイン領域を形成し、その後ゲート電極の上面及
び側面を含む半導体基板上に所定の厚みの絶縁膜を形成
し、前記ゲート電極及びその側面の絶縁膜をマスクとし
て半導体基板上の絶縁膜を透過するイオン注入により、
高濃度ソース・ドレイン領域を形成することを特徴とす
る半導体装置の製造方法。 - 【請求項２】半導体基板上に設けたゲート絶縁膜上にゲ
ート電極を形成する工程と、そのゲート電極をマスクと
して、不純物をイオン注入して低濃度ソース・ドレイン
領域を形成する工程と、その後全面に絶縁膜を形成する
工程と、前記ゲート電極及びその側面の前記絶縁膜をマ
スクとし、前記絶縁膜を透過するエネルギーで不純物を
イオン注入して高濃度ソース・ドレイン領域を形成する
工程とを特徴とする半導体装置の製造方法。 - 【請求項３】半導体基板上に設けた活性層上にゲート電
極を形成する工程と、そのゲート電極をマスクとして、
不純物をイオン注入して低濃度ソース・ドレイン領域を
形成する工程と、その後全面に絶縁膜を形成する工程
と、前記ゲート電極及びその側面の前記絶縁膜をマスク
とし、前記絶縁膜を透過するエネルギーで不純物をイオ
ン注入して高濃度ソース・ドレイン領域を形成する工程
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20740893A JPH0766393A (ja) | 1993-08-23 | 1993-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20740893A JPH0766393A (ja) | 1993-08-23 | 1993-08-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766393A true JPH0766393A (ja) | 1995-03-10 |
Family
ID=16539250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20740893A Pending JPH0766393A (ja) | 1993-08-23 | 1993-08-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766393A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006516176A (ja) * | 2002-11-21 | 2006-06-22 | クリー マイクロウエイブ リミテッド ライアビリティ カンパニー | 水平拡散ｍｏｓトランジスタ（ｌｄｍｏｓ）及びその製造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188974A (ja) * | 1983-04-11 | 1984-10-26 | Nec Corp | 半導体装置の製造方法 |
| JPS6323362A (ja) * | 1987-05-13 | 1988-01-30 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH0258838A (ja) * | 1988-08-03 | 1990-02-28 | Taiwan Jiitidenruutsuujau Goofun Yoshenkonsu | Ｌｄｄ型電界効果トランジスタの製造方法 |
| JPH0380545A (ja) * | 1989-08-23 | 1991-04-05 | Fuji Electric Co Ltd | Ｌｄｄ構造を有する半導体装置の製造方法 |
| JPH03160728A (ja) * | 1989-11-20 | 1991-07-10 | Sanyo Electric Co Ltd | トランジスタの製造方法 |
| JPH06216333A (ja) * | 1993-01-20 | 1994-08-05 | Matsushita Electron Corp | 半導体記憶装置の製造方法 |
-
1993
- 1993-08-23 JP JP20740893A patent/JPH0766393A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188974A (ja) * | 1983-04-11 | 1984-10-26 | Nec Corp | 半導体装置の製造方法 |
| JPS6323362A (ja) * | 1987-05-13 | 1988-01-30 | Hitachi Ltd | 半導体装置の製造方法 |
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| JPH03160728A (ja) * | 1989-11-20 | 1991-07-10 | Sanyo Electric Co Ltd | トランジスタの製造方法 |
| JPH06216333A (ja) * | 1993-01-20 | 1994-08-05 | Matsushita Electron Corp | 半導体記憶装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006516176A (ja) * | 2002-11-21 | 2006-06-22 | クリー マイクロウエイブ リミテッド ライアビリティ カンパニー | 水平拡散ｍｏｓトランジスタ（ｌｄｍｏｓ）及びその製造方法 |
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