JPS59188974A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59188974A JPS59188974A JP58063170A JP6317083A JPS59188974A JP S59188974 A JPS59188974 A JP S59188974A JP 58063170 A JP58063170 A JP 58063170A JP 6317083 A JP6317083 A JP 6317083A JP S59188974 A JPS59188974 A JP S59188974A
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
本発明は、オフセットゲート構造をもち、ゲート電極に
多結晶シリコンを用いた絶縁ゲート形電界効果トランジ
スタ(以下FETと略記する)の製造方法に関する。上
記半導体装置を微細化する上での問題点は、チャネル憤
域内の電界強度が上昇することによってホットエレクト
ロン効果、短チヤネル効果等が発生し、通用できるチャ
ネル長や電源電圧が制限される点にある。
多結晶シリコンを用いた絶縁ゲート形電界効果トランジ
スタ(以下FETと略記する)の製造方法に関する。上
記半導体装置を微細化する上での問題点は、チャネル憤
域内の電界強度が上昇することによってホットエレクト
ロン効果、短チヤネル効果等が発生し、通用できるチャ
ネル長や電源電圧が制限される点にある。
このため、上記の効果を抑制する方法として、第1図に
示すようなオフセットゲート構造をもつ絶縁ゲート形F
ETが提案された・これは第1図の如く、ゲート電極4
とソース・′ドレイン用の高濃度拡散層6及び7の間に
、ゲート電極に対して自己整合的に低濃度の拡散層5を
形成した構造を有する。この低濃度拡散層5によシ、素
子内で特に高電界となるドレイン側拡散層近傍での電界
強度を低下させ、前記の諸効果を抑制しようとするもの
である。上記のオフセットゲート構造をもった絶縁ゲー
ト形FETの製造方法として従来提案されている方法の
1つに、Nチャネル・シリコンゲー)FIETVCつい
て第2図で説明する0まず、第2図(a)K示すように
、選択酸化法によって形成された厚いシリコンば化膜2
によって分離されたP形半導体基板1上に、ゲート絶縁
膜としてシリコン酸化膜3を形成するO次いで、該ゲー
ト酸化膜3上に、多結晶シリコン膜4(以下ポリSl膜
と略記するりシリコン窒化膜lO1およびシリコン酸化
膜9(以下S i O,膜と略記する)を順次被着する
0その後、第2図(b)のように、フォトエツチングに
より、該多層膜をノくターニングし、ポリSi膜4−シ
リコン窒化膜1O−8in、膜9の積層構造をもつゲー
ト領域を形成し、上記ゲート領域と分離酸化膜2をマス
クとして、リンあ+ るいはと累のイオン注入を行うことによってnのソース
領域6及びドレイン領域7を形成するOこの後、第2図
(c)に示すように、シリコン窒化膜10に対してポリ
Stのエツチング選択比が大きいエッチャント全開いた
ウェットエッチによシボリSlノ曹4’にサイドエッチ
する。七の後、第2図(d)に示すように、マスクの5
iot膜9とシリコン窒化膜lOを除去した後、先の工
程でサイドエッチされたポリSiゲート4と分離酸化膜
2をマスクに浅いn−拡散層5をリンのイオン注入によ
って形成する。以後、通常のプロセスを経て、最終的に
第1図に示される構造?得る。
示すようなオフセットゲート構造をもつ絶縁ゲート形F
ETが提案された・これは第1図の如く、ゲート電極4
とソース・′ドレイン用の高濃度拡散層6及び7の間に
、ゲート電極に対して自己整合的に低濃度の拡散層5を
形成した構造を有する。この低濃度拡散層5によシ、素
子内で特に高電界となるドレイン側拡散層近傍での電界
強度を低下させ、前記の諸効果を抑制しようとするもの
である。上記のオフセットゲート構造をもった絶縁ゲー
ト形FETの製造方法として従来提案されている方法の
1つに、Nチャネル・シリコンゲー)FIETVCつい
て第2図で説明する0まず、第2図(a)K示すように
、選択酸化法によって形成された厚いシリコンば化膜2
によって分離されたP形半導体基板1上に、ゲート絶縁
膜としてシリコン酸化膜3を形成するO次いで、該ゲー
ト酸化膜3上に、多結晶シリコン膜4(以下ポリSl膜
と略記するりシリコン窒化膜lO1およびシリコン酸化
膜9(以下S i O,膜と略記する)を順次被着する
0その後、第2図(b)のように、フォトエツチングに
より、該多層膜をノくターニングし、ポリSi膜4−シ
リコン窒化膜1O−8in、膜9の積層構造をもつゲー
ト領域を形成し、上記ゲート領域と分離酸化膜2をマス
クとして、リンあ+ るいはと累のイオン注入を行うことによってnのソース
領域6及びドレイン領域7を形成するOこの後、第2図
(c)に示すように、シリコン窒化膜10に対してポリ
Stのエツチング選択比が大きいエッチャント全開いた
ウェットエッチによシボリSlノ曹4’にサイドエッチ
する。七の後、第2図(d)に示すように、マスクの5
iot膜9とシリコン窒化膜lOを除去した後、先の工
程でサイドエッチされたポリSiゲート4と分離酸化膜
2をマスクに浅いn−拡散層5をリンのイオン注入によ
って形成する。以後、通常のプロセスを経て、最終的に
第1図に示される構造?得る。
ところで、上記の方法では、第1図に記号αで示すn−
拡散層の長さく以後オフセット長と称す)を、ゲートポ
リSiのす・イドエッチ量で決めるため、オフセット長
の制御性が悪く、素子特性の再現性が問題となる。また
、製造工程も複雑となる。
拡散層の長さく以後オフセット長と称す)を、ゲートポ
リSiのす・イドエッチ量で決めるため、オフセット長
の制御性が悪く、素子特性の再現性が問題となる。また
、製造工程も複雑となる。
本発明の目的は、上記の問題点全解決するものであシ、
特にゲート成極にポリSlを用いたオフセット構造を有
する旧縁ゲート形F′ETを再現性よく、しかも簡便に
製造できる製造方法を提供するものである。
特にゲート成極にポリSlを用いたオフセット構造を有
する旧縁ゲート形F′ETを再現性よく、しかも簡便に
製造できる製造方法を提供するものである。
すなわち、本発明の特徴は、シリコンゲートφMIS型
電界効果半導体装置の製造方法において、−導電形の半
導体基板上に絶縁膜を介して、シリコンゲート電極を設
ける工程、上記ゲート電極全マスクとして、上記半導体
基板内に、この半導体基板とは反対導電形を有するソー
ス・ドレイン用の浅い低濃度拡散層を形成する工程、上
記シリコンゲート電極を熱酸化し、該シリコンゲート電
極の側面及び上−面に熱酸化5i02を成長させる工程
、上記ゲート領域をマスクとして、上記半導体基板内に
、この半導体基板とは反対導電形を有するソース・ドレ
イン用の高濃度拡散層を、前記低濃度拡散層がゲート電
極側に残存するように形成する工程を含むことを半導体
装置の製造方法にある。
電界効果半導体装置の製造方法において、−導電形の半
導体基板上に絶縁膜を介して、シリコンゲート電極を設
ける工程、上記ゲート電極全マスクとして、上記半導体
基板内に、この半導体基板とは反対導電形を有するソー
ス・ドレイン用の浅い低濃度拡散層を形成する工程、上
記シリコンゲート電極を熱酸化し、該シリコンゲート電
極の側面及び上−面に熱酸化5i02を成長させる工程
、上記ゲート領域をマスクとして、上記半導体基板内に
、この半導体基板とは反対導電形を有するソース・ドレ
イン用の高濃度拡散層を、前記低濃度拡散層がゲート電
極側に残存するように形成する工程を含むことを半導体
装置の製造方法にある。
以下、本発明による製造方法の実施例を工程順に説明す
る。
る。
まず、第3図(a)に示すように、分離酸化膜2によっ
て分離された所定導電形の半導体基板1上に、ゲート絶
縁膜としてのシリコン酸化膜3を形成した後、該ゲート
酸化膜3上に、低抵抗ポリSl膜4を被着し、7オトリ
ソグ2フイ等によシボリ8iゲー)を極等のレジストパ
ターン11を形成する。
て分離された所定導電形の半導体基板1上に、ゲート絶
縁膜としてのシリコン酸化膜3を形成した後、該ゲート
酸化膜3上に、低抵抗ポリSl膜4を被着し、7オトリ
ソグ2フイ等によシボリ8iゲー)を極等のレジストパ
ターン11を形成する。
仄に、第3図(b)に示すように、該レジストツクター
ンll’にマスクとして、ポリSiを異方性エッチする
。その後、レジストノくターン11あるいはゲートポリ
St電極4と分離酸化膜2をマスクとしテ、当該ソース
・ドレイン領域に低濃度(7)イ、tノ注入全行ない、
上記の半導体基板1とは反対導電形を有する浅いソース
・ドレイン用の低濃度拡散層5ft形成する。
ンll’にマスクとして、ポリSiを異方性エッチする
。その後、レジストノくターン11あるいはゲートポリ
St電極4と分離酸化膜2をマスクとしテ、当該ソース
・ドレイン領域に低濃度(7)イ、tノ注入全行ない、
上記の半導体基板1とは反対導電形を有する浅いソース
・ドレイン用の低濃度拡散層5ft形成する。
上記の工程後、第3図(c)、IC示すように、ゲート
のボIJ S を膜4全熱酸化する。ポIJSiが熱酸
化−されて、Stowに変化する際、消費されたSi膜
厚よシも形成されたSiO2膜厚の方が厚くなることか
ら、ゲートの側面位置は、熱酸化後、酸化前に比して横
方向に拡がることになるO したがって、第3図(d)に示すように、上記ゲート領
域9と分離酸化膜2t−マスクとして、ソース領域6及
びドレイン領域7用の高濃度イオン注入を行なうと先の
工程で形成した低濃度拡散層5と本工程で形成した高濃
度拡散層6及び7のフロントに差を生じ、同図のように
オフセット4造全形成することができる。
のボIJ S を膜4全熱酸化する。ポIJSiが熱酸
化−されて、Stowに変化する際、消費されたSi膜
厚よシも形成されたSiO2膜厚の方が厚くなることか
ら、ゲートの側面位置は、熱酸化後、酸化前に比して横
方向に拡がることになるO したがって、第3図(d)に示すように、上記ゲート領
域9と分離酸化膜2t−マスクとして、ソース領域6及
びドレイン領域7用の高濃度イオン注入を行なうと先の
工程で形成した低濃度拡散層5と本工程で形成した高濃
度拡散層6及び7のフロントに差を生じ、同図のように
オフセット4造全形成することができる。
以上のように、本発明はポリSiゲート電極部t−n化
する前に、同領域をマスクとして自己整合的に、接合深
さの浅い低濃度のソースφドレイン用拡散ノーを設け、
その後、ゲートポリ81を側面酸化し、この側面教化膜
をスペーサとして、徽゛合閑さの深い高濃度のソース・
ドレイン用領域全自己整合的に形成するものでめる@ 本製造方法によれば、オフセット長をゲート側面の酸化
膜厚で制御するため、ウェットエッチを用いる従来方法
に比し、オフセット長をより精密に制御できる。これに
よシ、素子特性及びその再現性が従来方法に比べて向上
する。また、本製造方法は、前記の従来方法に比べて簡
便であシ、通常の絶縁ゲート形FETの製造工程に比し
、PR回数をふやすことなくオフセット構造を形成でさ
るものでるる。
する前に、同領域をマスクとして自己整合的に、接合深
さの浅い低濃度のソースφドレイン用拡散ノーを設け、
その後、ゲートポリ81を側面酸化し、この側面教化膜
をスペーサとして、徽゛合閑さの深い高濃度のソース・
ドレイン用領域全自己整合的に形成するものでめる@ 本製造方法によれば、オフセット長をゲート側面の酸化
膜厚で制御するため、ウェットエッチを用いる従来方法
に比し、オフセット長をより精密に制御できる。これに
よシ、素子特性及びその再現性が従来方法に比べて向上
する。また、本製造方法は、前記の従来方法に比べて簡
便であシ、通常の絶縁ゲート形FETの製造工程に比し
、PR回数をふやすことなくオフセット構造を形成でさ
るものでるる。
第1図は、オフセットゲート構造をもつ絶縁ゲート形F
ETの断面爾造図である。同図は、簡単のため、基本的
な構造についてのみ表わしたものである。 第2図(a)〜(d)は、他の従来方法を用いたオフセ
ットゲート構造の製造工程例を示す断面図である。 第3図(a)〜(d)は、本発明の夷厖例によるオフセ
ットゲート構造の製造工程例を示す断面図である0図中
の記号は以下に示す01は半導体基板、2は分離ば化膜
、3はゲート絶縁膜、4はポリSi膜、5はソース・ド
レイン用低濃度拡散層、6及び7はソース・ドレイン用
高濃度拡散層、8はアルミ配線、9はSin、膜、10
はシリコン窒化膜、11はレジストパターンである・ また、第1図中の記号αは、低#匿拡散層の長さを示し
、オフセット長と称する。 (α)
(こり(b〕
tci)窮3局 (0) (I2) (C) ((1)
ETの断面爾造図である。同図は、簡単のため、基本的
な構造についてのみ表わしたものである。 第2図(a)〜(d)は、他の従来方法を用いたオフセ
ットゲート構造の製造工程例を示す断面図である。 第3図(a)〜(d)は、本発明の夷厖例によるオフセ
ットゲート構造の製造工程例を示す断面図である0図中
の記号は以下に示す01は半導体基板、2は分離ば化膜
、3はゲート絶縁膜、4はポリSi膜、5はソース・ド
レイン用低濃度拡散層、6及び7はソース・ドレイン用
高濃度拡散層、8はアルミ配線、9はSin、膜、10
はシリコン窒化膜、11はレジストパターンである・ また、第1図中の記号αは、低#匿拡散層の長さを示し
、オフセット長と称する。 (α)
(こり(b〕
tci)窮3局 (0) (I2) (C) ((1)
Claims (1)
- 一導電形の半導体基板上にe縁膜を介して、シリコンゲ
ート電極を設ける工程と、上記ゲート電極をマスクとし
て、上記半導体基板内に、この半導体基板とは反対導電
形’kWするソース−ドレイン用の浅い低濃度拡散層を
形成する工程と、上記シリコンゲート電極を熱酸化し、
該シリコンゲート電極の側面及び上面に熱酸化二酸化シ
リコンを成長させる工程と、上記ゲート領域をマスクと
して、上記半導体基板内に、この半導体基板とは反対導
′1形を有するソース・ドレイン用の高濃度拡散層を前
記低濃度拡散層がゲート電極側に残存するように形成す
る工程とを含むこと=1*徴とする半導体装置の製造方
法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58063170A JPS59188974A (ja) | 1983-04-11 | 1983-04-11 | 半導体装置の製造方法 |
US06/810,849 US4616399A (en) | 1983-04-11 | 1985-12-23 | Method of manufacturing an insulated gate field effect transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58063170A JPS59188974A (ja) | 1983-04-11 | 1983-04-11 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59188974A true JPS59188974A (ja) | 1984-10-26 |
Family
ID=13221508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58063170A Pending JPS59188974A (ja) | 1983-04-11 | 1983-04-11 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4616399A (ja) |
JP (1) | JPS59188974A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61105871A (ja) * | 1984-10-29 | 1986-05-23 | Sharp Corp | 半導体装置の製造方法 |
JPH0766393A (ja) * | 1993-08-23 | 1995-03-10 | Nec Kansai Ltd | 半導体装置の製造方法 |
US6803600B2 (en) | 1991-08-26 | 2004-10-12 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices and method of manufacturing the same |
Families Citing this family (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6116571A (ja) * | 1984-07-03 | 1986-01-24 | Ricoh Co Ltd | 半導体装置の製造方法 |
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