JP2624736B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2624736B2
JP2624736B2 JP63004878A JP487888A JP2624736B2 JP 2624736 B2 JP2624736 B2 JP 2624736B2 JP 63004878 A JP63004878 A JP 63004878A JP 487888 A JP487888 A JP 487888A JP 2624736 B2 JP2624736 B2 JP 2624736B2
Authority
JP
Japan
Prior art keywords
film
semiconductor device
forming
manufacturing
atmosphere
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP63004878A
Other languages
English (en)
Other versions
JPH01186675A (ja
Inventor
哲朗 松田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP63004878A priority Critical patent/JP2624736B2/ja
Priority to KR1019890000322A priority patent/KR960012298B1/ko
Priority to DE3901114A priority patent/DE3901114C2/de
Publication of JPH01186675A publication Critical patent/JPH01186675A/ja
Priority to US07/601,042 priority patent/US5132756A/en
Application granted granted Critical
Publication of JP2624736B2 publication Critical patent/JP2624736B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置の製造方法に係わり、特に半導
体装置の電極，配線の形成方法に関する。
（従来の技術） 一般に半導体装置、特にMOS型半導体装置の電極，配
線の抵抗値は装置の動作速度や、設計の自由度に大きく
影響を与えるため、極力小さく抑えることが望ましいと
されている。そこで前記抵抗値が低減される高融点金属
を用いたゲート電極や、配線の技術が種々提案されてい
る。
その提案の中でも多結晶シリコン膜上に高融点金属膜
を積層にした構造のものは、MOSトランジスター，コン
デンサー部分でのゲートの仕事函数が高融点金属が単層
の構造のものとは異なり従来用いられている多結晶シリ
コンゲートのものと同様であるため有望視されている。
特に、高融点金属シリサイド化温度を上まわる高温工程
が可能な構造、すなわち多結晶シリコン膜とこの膜上の
高融点金属膜の間に反応バリアとして金属チッ化膜ある
いは金属炭化膜を介在させた構造のゲート電極，配線を
形成する場合は高温工程が必要な従来工程と同様の工程
を採用することが可能である。
しかしながら、従来の多結晶シリコンゲート形成工程
で使用されていた、ゲート，拡散層の酸化工程を上記の
ような高融点金属を用いた半導体装置に適用する場合、
次のような厳しい制約がある。つまり、この酸化工程は
MOSトランジスタ，キャパシタのゲート特性の向上ある
いはエッチング，イオン注入等による基板に誘起された
欠陥，ダメージ等の回復を目的としたものである。とこ
ろが高融点金属膜の場合は酸化されやすいため、通常の
多結晶シリコン膜の酸化条件、例えば900℃のO2雰囲気
あるいは800℃のO2−H2O雰囲気等では高融点金属膜が著
しく酸化され、ゲート電極・配線の抵抗を高抵抗化して
しまう。このような電極・配線の高抵抗化を低減するた
めに例えば900℃の数％の水蒸気を含む水素雰囲気でシ
リコン膜のみ酸化し、高融点金属膜は酸化しないように
することが必要である。
しかしながら、このような方法は高温高濃度の水素を
用いるため、工業的に危険を伴なうあるいはシリコン膜
の酸化速度がおそく、長時間の処理が必要となる等の制
約があり、実用上問題となっている。
（発明が解決しようとする課題） 前述したようにゲート電極・配線の形成後の酸化工程
において高融点金属膜が露出していると前記高融点金属
膜表面の酸化を防止する必要があり、このため大きな制
約があり、実用上の問題点となっている。そこで本発明
は上記高融点金属膜の酸化を実用的に抑制する半導体装
置の製造方法を提供することを目的とする。
〔発明の構成〕
（課題を解決するための手段） 前記目的を達成するために本発明では、高融点金属膜
の周面部に高融点金属窒化膜，高融点金属炭化膜あるい
は高融点金属珪化膜等を形成することにより、高融点金
属膜の酸化の抑制をおこなうものである。
（作用） 本発明によれば、ゲート電極，配線等に用いられる高
融点金属の周囲は金属の窒化膜，炭化膜，あるいは珪化
膜等の膜で被覆されるので、その後酸化工程等のプロセ
スがある場合でも前記高融点金属膜が酸化されることが
なく、高抵抗化することがない。
また、そのため、高融点金属膜を用いる半導体装置の
製造方法でも従来と同様のプロセスを用いることが可能
となる。
（実施例） 実施例１ 本発明による第１の実施例を図面を用いて詳細に説明
する。第１図は、その製造工程を示す断面図である。
まず、第１図（ａ）に示すようにシリコン等の半導体
基板（１）表面にゲート絶縁膜となる例えばシリコン酸
化膜（２）を約12nm形成する。次いで、前記シリコン酸
化膜（２）上に多結晶シリコン膜（３）を気相成長法等
により約200nm形成した後、第１図（ｂ）に示すように9
50℃のオキシ塩化リン（POCl3）雰囲気に20〜30分さら
すことによりリン（Ｐ）を前記多結晶シリコン膜（３）
中に導入し、第１の導電層としてリン添加多結晶シリコ
ン膜（3a）を形成する。さらに前記リン添加多結晶シリ
コン膜（3a）上に第１の膜として約20nmの窒化チタン
（TiN）膜（４）を反応性スパッタ法等の方法により形
成し、続いて前記窒化チタン膜（４）上に第２の導電層
として高融点金属膜、例えばタングステン（Ｗ）膜
（５）をスパッタ法等により約200nmの膜厚に形成す
る。
その後、第１図（ｃ）に示すように写真食刻法，反応
性イオンエッチング法等を用いて、前記タングステン膜
（５），窒化チタン膜（４），リン添加多結晶シリコン
膜（3a）をゲートを構成する部分を除いて除去した後、
600℃のアンモニア雰囲気中で30分間熱処理（窒化処
理）して、前記タングステン膜（５）の表面に窒化タン
グステン膜（６）を約10nm形成する。続いて、リン等の
イオン注入及び拡散により低濃度のn-ソース，ドレイン
領域（７），（８）を形成し、更にシリコン酸化膜
（２）上のゲート電極（９）の側壁にシリコン酸化膜等
の絶縁性膜のサイドウォール（10）を形成する。
次に、第１図（ｄ）のように前記サイドウォール（1
0）をマスクとして前記低濃度のn-ソース，ドレイン領
域（７），（８）よりも深い位置までAs等のイオン注入
した後、拡散して、高濃度のn+ソース，ドレイン領域
（7a），（8a）を形成し、更に、全面に絶縁膜（図示せ
ず）を形成した後、前記ソース，ドレイン（７），
（８），及びゲート（９）と接続する金属層を形成し、
本発明によるMOS型トランジスタを形成する。
その後、前記ソース，ドレイン拡散層（７），（7
a），（８），（8a）のダメージ除去，ゲート特性の改
善の為、約800℃の雰囲気中で水素燃焼酸化を60分施
す。この熱工程を行っても、前記高融点金属膜（５）の
表面には酸化膜が形成されない。
従って、上記工程により形成されたMOS型トランジス
タであれば、ゲート電極，配線が高抵抗化することはな
い。また、この実施例によれば高融点金属膜（５）を酸
化することなくシリコン領域の酸化を行なうことがで
き、従って、高融点金属膜のゲート形成の工程の自由度
が大幅に改善された。
実施例２ 本発明による第２の実施例を第２図を用いて説明す
る。
第２図は、その製造工程を示す断面図である。第２図
（ａ）及び（ｂ）の工程は、第１図（ａ）及び（ｂ）と
全く同様の工程であり、第１図と同一部分は同一の符号
を付して示し、詳細な説明は省略する。
第２図（ｂ）のように半導体基板（１）上に、シリコ
ン酸化膜（２），リン添加多結晶シリコン膜（3a），窒
化チタン膜（４）及びタングステン膜（５）をこの順に
形成した後、第２図（ｃ）に示すように、これらの膜の
部分を残して基板（１）表面を露出するように前記膜を
所望の形状にパターニングする。
その後、第２図（ｄ）に示すように気相成長法等によ
り、全面に多結晶シリコン膜（21）を約20nm形成し、更
に800℃の窒素雰囲気で30分間熱処理することにより、
前記パターニングされたタングステン膜（５）の周面に
タングステンシリサイド膜（20）を形成する。ここで、
前記基板（１）表面及びリン添加多結晶シリコン膜（3
a）の側壁には、多結晶シリコン膜（21）が残存する。
次いで、第１の実施例と同様にソース（17），ドレイ
ン（18）を形成した後、前記ソース（７），ドレイン
（８）のダメージ除去、ゲート時性の改善のため、900
℃で水素燃焼酸化を60分施す。これにより、第２図
（ｄ）の多結晶シリコン膜（21）は第２図（ｅ）に示す
酸化膜（22）として形成される。この時、タングステン
膜（５）の周面にはタングステンシリサイド膜（20）が
形成されているので、前記タングステン膜（５）が酸化
されることは全くない。
このようにして形成されたMOS型トランジスタであっ
ても、第１の実施例と同様の効果が得られる。
尚、本発明は、上記した第１及び第２の実施例に何ら
限定されるものではなく、例えば、実施例に示したLDD
構造以外のMOS型トランジスタや高融点金属を使用する
他のトランジスタにも適用できることは言うまでもな
い。
また、本発明の実施例に含まれる高融点金属としては
タングステンの他モリブデンでもよく、電極，配線に用
いられ、酸化工程によって表面に高融点金属の酸化物が
形成されてしまうものに対して本発明は適用することが
できる。
更に、本発明によれば、高融点金属膜を窒化，炭化，
あるいは珪化処理することにより、前記高融点金属膜の
周面に窒化膜，炭化膜あるいは珪化膜で被覆した後は、
プラズマ酸素雰囲気、あるいは乾燥酸素雰囲気中で処理
などどのような酸化処理を行った場合でも効果を得るこ
とができる。
〔発明の効果〕
本発明によれば、高融点金属膜を高融点金属の窒化，
炭化あるいは珪化膜等の膜で被覆するので、その後の熱
処理の工程が行なわれても前記高融点金属膜表面は酸化
されず、高抵抗化することはない。
【図面の簡単な説明】
第１図は本発明による一実施例を説明するための工程断
面図、第２図は本発明による他の実施例を説明するため
の工程断面図である。 １……基板,2……ゲート絶縁膜， 3a……多結晶シリコン膜,4……チッ化チタン膜， ５……タングステン膜,6……チッ化タングステン膜， 7,7a……ソース,8,8a……ドレイン， ９……ゲート， 20……タングステンシリサイド膜， 21……多結晶シリコン膜,22……酸化膜。

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板上に絶縁膜を介して第１の導電
    膜層を形成する工程と、前記第１の導電層上に金属の窒
    化膜、炭化膜、あるいは窒炭化膜から選ばれた第１の膜
    を形成した後、この第１の膜上に第２の導電層として高
    融点金属層を形成する工程と、前記第２の導電層、第１
    の膜、第１の導電層を所望のパターンに形成した後、少
    なくとも前記パターニングされた高融点金属層の周面を
    窒化、炭化あるいは珪化処理する工程と、その後酸素雰
    囲気中にさらす工程とを含むことを特徴とする半導体装
    置の製造方法。
  2. 【請求項２】前記半導体装置の製造方法は、MOS型トラ
    ンジスタの製造方法であって、前記第２の導電層、第１
    の膜、第１の導電層のパターニングにより残存した膜を
    ゲート電極として形成した後、前記ゲート電極に対して
    自己整合的にイオン注入を行いソース、ドレイン領域を
    形成することを特徴とする請求項１記載の半導体装置の
    製造方法。
  3. 【請求項３】前記酸素雰囲気は、プラズマ酸素雰囲気、
    乾燥酸素雰囲気、あるいは水素燃焼酸化雰囲気のいずれ
    かであることを特徴とする請求項１記載の半導体装置の
    製造方法。
JP63004878A 1988-01-14 1988-01-14 半導体装置の製造方法 Expired - Fee Related JP2624736B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP63004878A JP2624736B2 (ja) 1988-01-14 1988-01-14 半導体装置の製造方法
KR1019890000322A KR960012298B1 (ko) 1988-01-14 1989-01-13 반도체장치의 제조방법
DE3901114A DE3901114C2 (de) 1988-01-14 1989-01-16 Verfahren zur Herstellung einer Gateelektrode
US07/601,042 US5132756A (en) 1988-01-14 1990-10-24 Method of manufacturing semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63004878A JP2624736B2 (ja) 1988-01-14 1988-01-14 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH01186675A JPH01186675A (ja) 1989-07-26
JP2624736B2 true JP2624736B2 (ja) 1997-06-25

Family

ID=11595927

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63004878A Expired - Fee Related JP2624736B2 (ja) 1988-01-14 1988-01-14 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US5132756A (ja)
JP (1) JP2624736B2 (ja)
KR (1) KR960012298B1 (ja)
DE (1) DE3901114C2 (ja)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6081034A (en) 1992-06-12 2000-06-27 Micron Technology, Inc. Low-resistance contact to silicon having a titanium silicide interface and an amorphous titanium carbonitride barrier layer
US5218511A (en) * 1992-06-22 1993-06-08 Vlsi Technology, Inc. Inter-silicide capacitor
JPH0629521A (ja) * 1992-07-07 1994-02-04 Nec Corp Ｍｏｓ型電界効果トランジスタの製造方法
US5506449A (en) * 1993-03-24 1996-04-09 Kawasaki Steel Corporation Interconnection structure for semiconductor integrated circuit and manufacture of the same
US5470775A (en) * 1993-11-09 1995-11-28 Vlsi Technology, Inc. Method of forming a polysilicon-on-silicide capacitor
EP0982772B1 (en) * 1994-11-30 2003-06-25 Micron Technology, Inc. A semiconductor non-planar storage capacitor
KR0147626B1 (ko) * 1995-03-30 1998-11-02 김광호 타이타늄 카본 나이트라이드 게이트전극 형성방법
US5756396A (en) * 1996-05-06 1998-05-26 Taiwan Semiconductor Manufacturing Company Ltd Method of making a multi-layer wiring structure having conductive sidewall etch stoppers and a stacked plug interconnect
KR100325383B1 (ko) * 1996-07-12 2002-04-17 니시무로 타이죠 반도체 장치 및 그 제조 방법
US6445004B1 (en) 1998-02-26 2002-09-03 Samsung Electronics Co., Ltd. Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and a manufacturing method thereof
US6337520B1 (en) 1997-02-26 2002-01-08 Samsung Electronics Co., Ltd. Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and manufacturing method thereof
TW454339B (en) * 1997-06-20 2001-09-11 Hitachi Ltd Semiconductor integrated circuit apparatus and its fabricating method
US6162715A (en) * 1997-06-30 2000-12-19 Applied Materials, Inc. Method of forming gate electrode connection structure by in situ chemical vapor deposition of tungsten and tungsten nitride
US6020242A (en) * 1997-09-04 2000-02-01 Lsi Logic Corporation Effective silicide blocking
US5962904A (en) * 1997-09-16 1999-10-05 Micron Technology, Inc. Gate electrode stack with diffusion barrier
US6218276B1 (en) 1997-12-22 2001-04-17 Lsi Logic Corporation Silicide encapsulation of polysilicon gate and interconnect
US6037233A (en) * 1998-04-27 2000-03-14 Lsi Logic Corporation Metal-encapsulated polysilicon gate and interconnect
US6614083B1 (en) * 1999-03-17 2003-09-02 Semiconductor Energy Laboratory Co., Ltd. Wiring material and a semiconductor device having wiring using the material, and the manufacturing method
KR100294697B1 (ko) * 1999-06-16 2001-07-12 김영환 반도체 소자의 전도성 라인 형성 방법
US7245018B1 (en) 1999-06-22 2007-07-17 Semiconductor Energy Laboratory Co., Ltd. Wiring material, semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof
JP2001036072A (ja) * 1999-07-16 2001-02-09 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
US6265297B1 (en) * 1999-09-01 2001-07-24 Micron Technology, Inc. Ammonia passivation of metal gate electrodes to inhibit oxidation of metal
US6372618B2 (en) 2000-01-06 2002-04-16 Micron Technology, Inc. Methods of forming semiconductor structures
US6348380B1 (en) * 2000-08-25 2002-02-19 Micron Technology, Inc. Use of dilute steam ambient for improvement of flash devices
US6458714B1 (en) 2000-11-22 2002-10-01 Micron Technology, Inc. Method of selective oxidation in semiconductor manufacture
KR100441681B1 (ko) * 2001-03-12 2004-07-27 삼성전자주식회사 금속 게이트 형성 방법
DE10157538B4 (de) * 2001-11-23 2006-05-11 Infineon Technologies Ag Feldeffekttransistor sowie Verfahren zu seiner Herstellung
KR100486248B1 (ko) * 2002-07-09 2005-05-03 삼성전자주식회사 실리콘옥사이드층을 포함하는 반도체소자의 제조방법
US20050095763A1 (en) * 2003-10-29 2005-05-05 Samavedam Srikanth B. Method of forming an NMOS transistor and structure thereof
KR101088233B1 (ko) * 2004-08-13 2011-11-30 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법, 플라즈마 산화 처리 방법 및 플라즈마 처리 장치
KR100914542B1 (ko) * 2005-02-01 2009-09-02 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법, 플라즈마 산화 처리 방법, 플라즈마 처리 장치 및 이 플라즈마 처리 장치를 제어하는 컴퓨터 판독 가능한 기억 매체
US7592262B2 (en) * 2007-03-21 2009-09-22 United Microelectronics Corp. Method for manufacturing MOS transistors utilizing a hybrid hard mask
US20090269939A1 (en) * 2008-04-25 2009-10-29 Asm International, N.V. Cyclical oxidation process
US9127340B2 (en) * 2009-02-13 2015-09-08 Asm International N.V. Selective oxidation process
US8889565B2 (en) * 2009-02-13 2014-11-18 Asm International N.V. Selective removal of oxygen from metal-containing materials
US7829457B2 (en) * 2009-02-20 2010-11-09 Asm International N.V. Protection of conductors from oxidation in deposition chambers
US8507388B2 (en) 2010-04-26 2013-08-13 Asm International N.V. Prevention of oxidation of substrate surfaces in process chambers

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1055884B (it) * 1976-02-17 1982-01-11 Montedison Spa Procedimento ad arco plasma di prodotti ceramici metallici e simili
US4263058A (en) * 1979-06-11 1981-04-21 General Electric Company Composite conductive structures in integrated circuits and method of making same
US4356623A (en) * 1980-09-15 1982-11-02 Texas Instruments Incorporated Fabrication of submicron semiconductor devices
US4445266A (en) * 1981-08-07 1984-05-01 Mostek Corporation MOSFET Fabrication process for reducing overlap capacitance and lowering interconnect impedance
US4429011A (en) * 1982-03-29 1984-01-31 General Electric Company Composite conductive structures and method of making same
JPS5933880A (ja) * 1982-08-19 1984-02-23 Nec Corp 半導体装置の製造方法
JPS5991685A (ja) * 1982-11-17 1984-05-26 株式会社デンソー セラミツクヒ−タ
JPS59188974A (ja) * 1983-04-11 1984-10-26 Nec Corp 半導体装置の製造方法
US4503601A (en) * 1983-04-18 1985-03-12 Ncr Corporation Oxide trench structure for polysilicon gates and interconnects
US4502209A (en) * 1983-08-31 1985-03-05 At&T Bell Laboratories Forming low-resistance contact to silicon
US4640004A (en) * 1984-04-13 1987-02-03 Fairchild Camera & Instrument Corp. Method and structure for inhibiting dopant out-diffusion
JPS6213075A (ja) * 1985-07-10 1987-01-21 Nec Corp 半導体装置

Also Published As

Publication number Publication date
KR960012298B1 (ko) 1996-09-18
DE3901114A1 (de) 1989-07-27
JPH01186675A (ja) 1989-07-26
DE3901114C2 (de) 1995-03-30
US5132756A (en) 1992-07-21
KR890012373A (ko) 1989-08-26

Similar Documents

Publication Publication Date Title
JP2624736B2 (ja) 半導体装置の製造方法
JP4484392B2 (ja) 半導体素子のゲート電極形成方法
JP2679579B2 (ja) 半導体装置の製造方法
JPH0794731A (ja) 半導体装置及びその製造方法
JP3119190B2 (ja) 半導体装置の製造方法
JPS6226573B2 (ja)
JPS6315749B2 (ja)
JPH07263686A (ja) 半導体装置の製造方法
JP3196241B2 (ja) 半導体装置の製造方法
JP3111516B2 (ja) 半導体装置及びその製造方法
KR0171936B1 (ko) 반도체 소자의 트랜지스터 제조방법
JPH01110762A (ja) 半導体装置の製造方法
KR100620670B1 (ko) 반도체소자의 게이트전극 형성방법
JPH0730108A (ja) Ｍｉｓ型半導体装置及びその製造方法
JP2568864B2 (ja) Ｍｉｓ型半導体装置の製造方法
JPH07183515A (ja) 半導体装置の製造方法
JPS59161072A (ja) 半導体装置
JPH0613543A (ja) 半導体装置の製造方法
JP3238804B2 (ja) 半導体装置の製造方法
JPH05259106A (ja) 半導体装置の製造方法
JPH0846191A (ja) 半導体装置の製造方法
JP3307342B2 (ja) 半導体装置の製造方法
JPS62200747A (ja) 半導体装置の製造方法
JPH04348519A (ja) 半導体装置の製造方法
JPH0274031A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees