KR100294697B1 - 반도체 소자의 전도성 라인 형성 방법 - Google Patents
반도체 소자의 전도성 라인 형성 방법 Download PDFInfo
- Publication number
- KR100294697B1 KR100294697B1 KR1019990022579A KR19990022579A KR100294697B1 KR 100294697 B1 KR100294697 B1 KR 100294697B1 KR 1019990022579 A KR1019990022579 A KR 1019990022579A KR 19990022579 A KR19990022579 A KR 19990022579A KR 100294697 B1 KR100294697 B1 KR 100294697B1
- Authority
- KR
- South Korea
- Prior art keywords
- tungsten
- heat treatment
- tungsten film
- film
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 238000000034 method Methods 0.000 title claims abstract description 58
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 81
- 239000010937 tungsten Substances 0.000 claims abstract description 81
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 59
- 230000008569 process Effects 0.000 claims abstract description 44
- 238000010438 heat treatment Methods 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000005121 nitriding Methods 0.000 claims abstract description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 27
- -1 tungsten nitride Chemical class 0.000 claims description 22
- 229910052757 nitrogen Inorganic materials 0.000 claims description 14
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 8
- 239000012298 atmosphere Substances 0.000 claims description 6
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 claims description 3
- 239000007789 gas Substances 0.000 claims description 3
- 229910052786 argon Inorganic materials 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 230000008859 change Effects 0.000 description 10
- 230000002265 prevention Effects 0.000 description 8
- 230000035882 stress Effects 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910021529 ammonia Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000008646 thermal stress Effects 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/2807—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being Si or Ge or C and their alloys except Si
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 열적 안정성을 높이고 낮은 전기 저항을 갖도록한 반도체 소자의 전도성 라인 형성 방법에 관한 것으로, 반도체 기판상에 절연층을 형성하는 단계;상기 절연층상에 반도체층, 텅스텐막을 차례로 형성하는 단계;상기 텅스텐막을 열처리 공정으로 질화시키는 단계;상기 텅스텐막과 반도체층을 선택적으로 식각하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 열적 안정성을 높이고 낮은 전기 저항을 갖도록한 반도체 소자의 전도성 라인 형성 방법에 관한 것이다.
일반적으로 텅스텐(W)/실리콘 구조의 전도성 라인의 형성 공정에 있어서, 600℃이상의 온도가 되면 텅스텐과 실리콘이 반응하여 텅스텐 실리사이드가 형성되기 쉽다.
텅스텐 실리사이드는 텅스텐에 비해서 전기 저항이 10배 이상 높아 고집적 회로의 전도성 라인 물질로 사용하기 어렵고, 실리사이드(Silicide)가 형성될 때 실리콘막의 파괴가 발생하므로 텅스텐과 실리콘 사이의 반응억제층이 필요하다.
이하, 첨부된 도면을 참고하여 종래 기술의 전도성 라인 형성에 관하여 설명하면 다음과 같다.
도 1a내지 도 1d는 종래 기술의 전도성 라인 형성을 위한 공정 단면도이고, 도 2a내지 도 2e는 종래 기술의 전도성 라인 형성을 위한 다른 공정 단면도이다.
도 1a내지 도 1d는 텅스텐/반응방지막/실리콘 구조의 전도성 라인을 형성하는 공정을 나타낸 것이다.
먼저, 도 1a에서와 같이, 반도체 기판(11)상에 게이트 절연막(12)을 형성한다.
그리고 상기 게이트 절연막(12)상에 전도성 라인 형성용 물질층으로 반도체층(13)을 형성한다.
여기서, 반도체층(13)으로 폴리 실리콘을 사용한다.
이어, 도 1b에서와 같이, 상기 반도체층(13)상에 반응방지막(14)과텅스텐막(15)을 차례로 형성한다.
이때, 상기 반응방지막(14)은 텅스텐막(15) 및 반도체층(13)과 반응하지 않는 물질을 사용하는데, 대표적인 것으로 천이금속과 고융점 금속 등의 질화물 또는 전기전도성이 있는 산화물로 형성한다.
그리고 도 1c에서와 같이, 포토리소그래피 공정으로 상기 텅스텐막(15), 반응방지막(14), 반도체층(13)을 선택적으로 식각하여 전도성 라인(16)을 형성한다.
이어, 도 1d에서와 같이, 상기 전도성 라인(16)을 마스크로 하여 전면에 불순물 이온을 주입하고 드라이브 인 확산시켜 상기 전도성 라인(16) 양측의 반도체 기판(11) 표면 내에 소오스/드레인 영역(17)을 형성한다.
이와 같은 텅스텐/반응방지막/실리콘 구조의 전도성 라인에서 반응 방지막(14)은 반도체층(13)과 텅스텐막(15)의 반응을 억제하는 기능을 한다.
이와 같은 전도성 라인 형성 공정은 저온에서 진행되기 때문에 하지층에 가해지는 열적 스트레스(Thermal stress)가 크지 않으며, 반도체 기판(11)의 불순물 분포가 거의 변화하지 않는 특징이 있다.
이와는 달리 고온에서 진행되는 전도성 라인 제조 공정을 설명하면 다음과 같다.
도 2a내지 도 2e는 디누데이션 텅스텐/실리콘(denudation W/Si)구조의 전도성 라인을 형성하는 공정을 나타낸 것이다.
먼저, 도 2a에서와 같이, 반도체 기판(11)상에 게이트 절연막(12)을 형성한다.
그리고 상기 게이트 절연막(12)상에 전도성 라인 형성용 물질층으로 반도체층(13)을 형성한다.
여기서, 반도체층(13)으로 폴리 실리콘을 사용한다.
이어, 도 2b에서와 같이, 상기 반도체층(13)상에 텅스텐 질화막(21)을 형성한다.
도 2c에서와 같이, 상기 텅스텐 질화막(21)이 형성된 전면을 1000℃에서 열처리한다.
이와 같은 열처리 공정으로 상기 텅스텐 질화막(21)과 반도체층(13)의 계면에 실리콘 질화물의 반응방지층(도면에 도시하지 않음)이 형성되고, 이와 동시에 상기 텅스텐 질화막(21)이 텅스텐막(21a)으로 변화된다.
그리고 도 2d에서와 같이, 포토리소그래피 공정으로 상기 텅스텐막(21a)과 반도체층(13)을 선택적으로 식각하여 전도성 라인(22)을 형성한다.
이어, 도 2e에서와 같이, 상기 전도성 라인(22)을 마스크로 하여 전면에 불순물 이온을 주입하고 및 드라이브 인 확산시켜 상기 전도성 라인(22) 양측의 반도체 기판(11) 표면 내에 소오스/드레인 영역(17)을 형성한다.
이와 같은 전도성 라인 형성 공정은 반도체층(13)상에 텅스텐 질화막(21)을 증착하고 고온에서 열처리하는데, 열처리중에 고온에서 불안정상인 텅스텐 질화막(21)이 텅스텐막(21a)으로 변화한다.
이와 동시에 텅스텐 질화막(21)에 포함되어 있던 질소와 반도체층(13)내의 실리콘이 결합하여 텅스텐막(21a)과 반도체층(13)의 계면에 실리콘 질화물이 형성된다.
이와 같이 형성된 실리콘 질화물은 1000℃ 이상의 고온에서도 실리콘과 텅스텐의 반응을 억제시킨다.
이와 같은 디누데이션 텅스텐/실리콘(denudation W/Si)구조의 전도성 라인은 증착 상태에서의 전기 저항은 높지만, 고온 열처리후의 저항은 텅스텐/반응방지막/실리콘 구조의 전도성 라인과 비슷한 값을 확보한다.
그러므로 반응 방지막의 추가 증착 공정을 생략하고도 텅스텐과 실리콘의 반응을 억제하고, 열적 안정성이 좋은 특징을 갖는다.
이와 같은 종래 기술의 반도체 소자의 전도성 라인 형성 방법은 다음과 같은 문제가 있다.
텅스텐과 실리콘간의 반응을 억제하기 위하여 반응 방지막을 형성하는 텅스텐/반응방지막/실리콘 구조의 전도성 라인 형성에서는 첫째, 추가의 반응 방지막 증착 공정이 필요하고, 반응 방지막의 저항이 텅스텐보다 크기 때문에 게이트의 전기저항이 증가되어 소자의 동작 특성을 저하시킨다.
둘째, 반응 방지막의 형상에 따라 상부에 형성되는 텅스텐막의 전기 전도성에 영향을 주어 전도성 라인의 전기적 특성이 열화된다.
셋째, 저온에서 전도성 라인 형성으로 후속되는 열처리 공정에서 열안정성을 확보하지 못한다.
그리고 실리콘 상에 텅스텐 질화막을 형성하는 디누데이션텅스텐/실리콘(denudation W/Si)구조의 전도성 라인 형성에서는 첫째, 고온 열처리 공정으로 실리콘 질화물의 반응방지층을 형성하므로, 소자에 가해지는 열적 스트레스가 크다.
둘째, 고온의 열처리 공정시에 반도체 기판의 불순물 분포를 변화시키기 때문에 소자의 특성을 저하시킨다.
본 발명은 이와 같은 종래 기술의 전도성 라인 형성시의 문제점을 해결하기 위한 것으로, 열적 안정성을 높이고 낮은 전기 저항을 갖도록한 반도체 소자의 전도성 라인 형성 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1d는 종래 기술의 전도성 라인 형성을 위한 공정 단면도
도 2a내지 도 2e는 종래 기술의 전도성 라인 형성을 위한 다른 공정 단면도
도 3a내지 도 3f는 본 발명에 따른 전도성 라인 형성을 위한 공정 단면도
도 4는 열처리 온도에 따른 면저항의 변화를 나타낸 그래프
도 5는 본 발명에 따른 암모니아 열처리에 따른 저항 및 압축 응력의 변화를 나타낸 그래프
도 6은 제 1,2차 열처리에 따른 면저항의 변화를 나타낸 그래프
도면의 주요 부분에 대한 부호의 설명
31. 반도체 기판 32. 게이트 절연막
33. 반도체층 34. 텅스텐막
34a. 질화 텅스텐막 34b. 질소 함량 감소 텅스텐막
35. 전도성 라인 36a.36b. 소오스/드레인
이와 같은 본 발명에 따른 반도체 소자의 전도성 라인 형성 방법은 반도체 기판상에 절연층을 형성하는 단계; 상기 절연층상에 반도체층, 텅스텐막을 차례로 형성하는 단계; 상기 텅스텐막을 열처리 공정으로 질화시키는 단계; 상기 텅스텐막과 반도체층을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 전도성 라인 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 3a내지 도 3f는 본 발명에 따른 전도성 라인 형성을 위한 공정 단면도이다.
본 발명에 따른 전도성 라인 형성 방법은 단순화된 공정 및 낮은 온도의 공정 진행으로 낮은 저항 특성을 갖는 전도성 라인을 제공할 수 있도록한 것으로 공정 순서는 다음과 같다.
먼저, 도 3a에서와 같이, 반도체 기판(31)상에 게이트 절연막(32)을 형성한다.
그리고 상기 게이트 절연막(32)상에 전도성 라인 형성용 물질층으로 반도체층(33)을 형성한다.
여기서, 반도체층(33)으로 실리콘 또는 게르마늄(Ge) 또는 실리콘 게르마늄 화합물(SixGe1-x)을 사용하는 것도 가능하고, 그 증착 두께는 600 ~ 800Å이다.
그리고 도 3b에서와 같이, 상기 반도체층(33)상에 텅스텐막(34)을 형성한다.
여기서, 반도체층(33)상에 텅스텐막(34)이 아닌 몰리브덴(Mo)층을 형성하는 것도 가능하고 그 두께는 600 ~ 800Å이다.
이어, 도 3c에서와 같이, 상기 텅스텐막(34)이 형성된 전면을 500 ~ 1000℃의 암모니아 분위기로 제 1 열처리하여 상기 텅스텐막(34)을 질화시켜 질화 텅스텐막(34a)을 형성한다.
그리고 도 3d에서와 같이, 상기 텅스텐 질화막(34a)이 형성된 전면을 600 ~ 1410℃ 의 질소 또는 아르곤 분위기에서 제 2 열처리 공정을 진행한다.
제 2 열처리 공정시에 텅스텐 질화막(34a)의 질소 함량이 감소되고 동시에 텅스텐의 결정립이 성장되어 질소 함량 감소 텅스텐막(34b)이 형성된다.
제 2 열처리 공정에서 질소 또는 아르곤 가스 이외에도 텅스텐과 반응하지 않는 다른 가스를 사용하는 것도 가능하다.
그리고 2.0Ω/sq이하의 낮은 저항이 요구되지 않는 소자의 제조 공정에서는 2 차 열처리 공정을 생략하고 1차 열처리 공정만을 진행하여도 요구되는 저항 특성을 만족시킬 수 있다.
이어, 도 3e에서와 같이, 포토리소그래피 공정으로 상기 질소 함량 감소 텅스텐막(34b),반도체층(33)을 선택적으로 식각하여 전도성 라인(35)을 형성한다.
그리고 도 3f에서와 같이, 상기 전도성 라인(35)을 마스크로 전면에 불순물 이온을 주입하고 드라이브 인 확산시켜 상기 전도성 라인(35) 양측의 반도체 기판(31)표면 내에 소오스/드레인 영역(36a)(36b)을 형성한다.
이와 같은 본 발명에 따른 반도체 소자의 전도성 라인 형성 방법에서 1,2차 열처리 공정을 전도성 라인(35)을 형성한후에 실시하는 것도 가능하다.
또한, 1,2차 열처리 공정을 소오스/드레인 영역(36a)(36b)을 형성하기 위한 불순물 이온 주입후에 실시하는 것도 가능하다.
이와 같은 방법으로 형성된 본 발명에 따른 반도체 소자의 전도성 라인은 다음과 같은 특성을 갖는다.
도 4는 열처리 온도에 따른 면저항의 변화를 나타낸 그래프이고, 도 5는 본 발명에 따른 암모니아 열처리에 따른 저항 및 압축 응력의 변화를 나타낸 그래프이다. 그리고 도 6은 제 1,2차 열처리에 따른 면저항의 변화를 나타낸 그래프이다.
본 발명의 전도성 라인 형성 공정은 반도체층(33)상에 순수 텅스텐막(34)을 증착하고 암모니아 분위기에서 1차 열처리하여 공정은 단순화시키고, 저항 특성은 충분히 확보 할 수 있도록한 것이다.
1차 열처리 공정으로 형성된 질화 텅스텐막(34a)은 디누데이션 텅스텐/실리콘 전도성 라인 구조에서 사용되는 텅스텐 질화물(증착 단계에서 질화된 텅스텐,본 발명의 질화 텅스텐막(34a)은 증착 단계에서는 순수 텅스텐이고 후속되는 열처리 공정에서 질화된다.)의 면저항 크기보다 70% ~ 90% 정도 감소된 저항값을 갖는다.
도 4는 디누데이션 텅스텐/실리콘 전도성 라인 구조에서 폴리 실리콘을 700Å,텅스텐 질화막을 700Å의 두께로 형성한후의 열처리 온도에 따른 면저항 변화를 나타낸 것으로, 소자의 면저항 특성을 만족시키기 위해서는 950℃ 이상의 고온 열처리가 요구된다.
이는 면저항 특성을 만족시킬 수는 있으나 기판에 가해지는 열적 스트레스를 막지 못하는 것을 의미한다.
이에 비하여 본 발명의 전도성 라인 형성 방법은 도 5에서와 같이, 650 ~ 750℃의 저온에서도 충분히 저저항 특성을 확보할 수 있다.
도 5는 텅스텐막을 650Å의 두께로 형성하고 1차 열처리를 60sec동안 실시한 경우의 면저항 및 압축응력 변화를 나타낸 것으로, (Ⅰ)는 면저항 변화를, (Ⅱ)는 압축 응력을 나타낸 것이다.
저항이 증가되고 압축응력이 심화되는 것은 상기 텅스텐막(34)이 질화되고 있음을 나타내는 것이다.
이와 같은 질화 단계를 거쳐 형성된 질화 텅스텐막(34a)은 하부의 실리콘과의 반응성을 충분히 낮출 수 있다.
도 6은 NH3분위기에서 각각 650℃(-□-),750℃(-○-),850℃(-△-)의 온도로1차 열처리 한후 N2분위기에서 2차 열처리하는 경우 열처리 온도에 따라 변화되는 면저항 특성을 나타낸 것이다.
750℃의 온도에서 열처리한 시료의 경우 1차 열처리후에는 면저항이 3.5Ω/sq이며, 2차 열처리 공정에서 온도가 상승할수록 저항이 선형적으로 감소하여 1000℃에서는 2.3Ω/sq에 이르는 것을 나타낸다.
이는 1차 열처리후의 질화 텅스텐막(34a)이 후속되는 고온 열공정중에 실리콘과 반응하지 않는다는 것을 의미한다.
이와 같은 2차 열처리 공정으로 질화 텅스텐막(34a)내의 질소가 밖으로 확산되어 질소 함량이 감소되고 동시에 결정립계가 성장되어 형성된 질소 함량 감소 텅스텐막(34b)은 1차 열처리전의 W/Si층의 전기 저항보다 더 낮은 전기 저항을 얻을 수 있다.
이와 같은 본 발명에 따른 반도체 소자의 전도성 라인 형성 방법은 다음과 같은 효과가 있다.
첫째, 반도체층과 텅스텐층의 반응을 억제하기 위한 반응 방지막을 형성하지 않아 공정을 단순화하고 제조 비용을 절감하는 효과가 있다.
둘째, 낮은 저항 특성을 갖는 전도성 라인을 확보할 수 있으므로 소자의 동작 특성을 향상시킬 수 있다.
셋째, 저저항 특성을 확보하기 위한 열처리 공정을 저온에서 진행하므로 하부층(기판을 포함하는)에 가해지는 열적 스트레스를 감소시킬 수 있어 소자의 신뢰도를 높이는 효과가 있다.
이는 하부의 반도체 기판의 내부의 불순물 분포 변화를 막는 효과가 있다.
Claims (6)
- 반도체 기판상에 절연층을 형성하는 단계;상기 절연층상에 반도체층, 텅스텐막을 차례로 형성하는 단계;상기 텅스텐막을 열처리 공정으로 질화시키는 단계;상기 텅스텐막과 반도체층을 선택적으로 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 전도성 라인 형성 방법.
- 제 1 항에 있어서, 텅스텐막을 질화시키기 위한 열처리 공정을 암모니아 가스 분위기에서 500 ~ 1000℃의 온도로 진행하는 것을 특징으로 하는 반도체 소자의 전도성 라인 형성 방법.
- 반도체 기판상에 절연층을 형성하는 단계;상기 절연층상에 반도체층, 텅스텐막을 차례로 형성하는 단계;상기 텅스텐막을 1차 열처리 공정으로 질화시키는 단계;2차 열처리 공정으로 질화된 텅스텐막내의 질소를 밖으로 확산시키고 계면에 결정립을 성장시키는 단계;상기 텅스텐막과 반도체층을 선택적으로 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 전도성 라인 형성 방법.
- 반도체 기판상에 게이트 절연막,반도체층을 차례로 형성하는 단계;상기 반도체층상에 텅스텐막을 형성하는 단계;암모니아 가스 분위기에서의 제 1 열처리 공정으로 상기 텅스텐막을 질화시켜 질화 텅스텐막을 형성하는 단계;제 2 열처리 공정으로 텅스텐 질화막내의 질소를 막 밖으로 확산시키고 계면에 결정립을 성장시키켜 질소 함량 감소 텅스텐막을 형성하는 단계;포토리소그래피 공정으로 상기 질소 함량 감소 텅스텐막,반도체층을 선택적으로 식각하여 전도성 라인을 형성하는 단계;상기 전도성 라인을 마스크로 전면에 불순물 이온을 주입하고 드라이브 인 확산시켜 상기 전도성 라인 양측의 반도체 기판표면 내에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 전도성 라인 형성 방법.
- 제 4 항에 있어서, 1,2차 열처리 공정을 텅스텐막과 반도체층을 선택적으로 식각한후에 진행하는 것을 특징으로 하는 반도체 소자의 전도성 라인 형성 방법.
- 제 4 항에 있어서, 2차 열처리 공정을 질소 또는 아르곤 가스 분위기에서 600 ~ 1410℃의 온도로 진행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990022579A KR100294697B1 (ko) | 1999-06-16 | 1999-06-16 | 반도체 소자의 전도성 라인 형성 방법 |
JP2000159790A JP4730993B2 (ja) | 1999-06-16 | 2000-05-30 | 半導体素子の電導性ライン形成方法 |
US09/592,438 US6335297B1 (en) | 1999-06-16 | 2000-06-12 | Method for forming conductive line of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990022579A KR100294697B1 (ko) | 1999-06-16 | 1999-06-16 | 반도체 소자의 전도성 라인 형성 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010002668A KR20010002668A (ko) | 2001-01-15 |
KR100294697B1 true KR100294697B1 (ko) | 2001-07-12 |
Family
ID=19592856
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019990022579A KR100294697B1 (ko) | 1999-06-16 | 1999-06-16 | 반도체 소자의 전도성 라인 형성 방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6335297B1 (ko) |
JP (1) | JP4730993B2 (ko) |
KR (1) | KR100294697B1 (ko) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2002073697A1 (ja) | 2001-03-12 | 2004-07-08 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
KR100441999B1 (ko) * | 2002-08-23 | 2004-07-30 | 삼성전자주식회사 | 반도체 장치에서 도전막 형성 방법 및 도전성 패턴 형성방법. |
KR100881716B1 (ko) | 2007-07-02 | 2009-02-06 | 주식회사 하이닉스반도체 | 낮은 시트저항의 텅스텐막을 갖는 텅스텐배선 제조 방법 및그를 이용한 반도체소자의 게이트 제조 방법 |
JP6521703B2 (ja) * | 2014-04-11 | 2019-05-29 | キヤノン株式会社 | 振動型アクチュエータの製造方法、振動型アクチュエータを搭載する画像形成装置 |
JP2020047706A (ja) | 2018-09-18 | 2020-03-26 | キオクシア株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2624736B2 (ja) * | 1988-01-14 | 1997-06-25 | 株式会社東芝 | 半導体装置の製造方法 |
JPH0748562B2 (ja) * | 1988-06-03 | 1995-05-24 | シャープ株式会社 | 半導体装置の製造方法 |
JPH05335562A (ja) * | 1992-05-29 | 1993-12-17 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
US5506449A (en) * | 1993-03-24 | 1996-04-09 | Kawasaki Steel Corporation | Interconnection structure for semiconductor integrated circuit and manufacture of the same |
US6162715A (en) * | 1997-06-30 | 2000-12-19 | Applied Materials, Inc. | Method of forming gate electrode connection structure by in situ chemical vapor deposition of tungsten and tungsten nitride |
TW402809B (en) * | 1997-10-18 | 2000-08-21 | United Microelectronics Corp | The manufacture method of electrical charge storage structure |
-
1999
- 1999-06-16 KR KR1019990022579A patent/KR100294697B1/ko not_active IP Right Cessation
-
2000
- 2000-05-30 JP JP2000159790A patent/JP4730993B2/ja not_active Expired - Fee Related
- 2000-06-12 US US09/592,438 patent/US6335297B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR20010002668A (ko) | 2001-01-15 |
US6335297B1 (en) | 2002-01-01 |
JP2001015754A (ja) | 2001-01-19 |
JP4730993B2 (ja) | 2011-07-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6093589A (en) | Methods for preventing gate oxide degradation | |
KR20030044800A (ko) | 저저항 게이트 전극을 구비하는 반도체 장치 | |
JPH10173177A (ja) | Misトランジスタの製造方法 | |
JP2799304B2 (ja) | 半導体素子のコンタクト導電層形成方法並に半導体素子のジャンクションおよびコンタクト導電層形成方法 | |
KR100400249B1 (ko) | 반도체소자의 mos 트랜지스터 제조방법 | |
JPH0794731A (ja) | 半導体装置及びその製造方法 | |
KR100294697B1 (ko) | 반도체 소자의 전도성 라인 형성 방법 | |
KR100631937B1 (ko) | 텅스텐 게이트 형성방법 | |
US7166525B2 (en) | High temperature hydrogen annealing of a gate insulator layer to increase etching selectivity between conductive gate structure and gate insulator layer | |
KR100223736B1 (ko) | 반도체 소자 제조 방법 | |
KR100699594B1 (ko) | 반도체 소자의 실리사이드 제조방법 | |
KR100649817B1 (ko) | 반도체소자의 제조방법 | |
KR100451768B1 (ko) | 반도체 소자의 게이트 절연막 형성 방법 | |
KR100806136B1 (ko) | 금속 게이트전극을 구비한 반도체소자의 제조 방법 | |
JPH0878358A (ja) | 半導体装置の製造方法 | |
KR100256246B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
KR100402105B1 (ko) | 반도체 소자의 제조 방법 | |
KR100756766B1 (ko) | 반도체 소자의 제조 방법 | |
US7494879B2 (en) | Method for forming a gate insulating layer of a semiconductor device | |
KR100731143B1 (ko) | 반도체 소자의 게이트 절연막 가장자리 두께 조절 방법 | |
KR20000066096A (ko) | 반도체 소자의 게이트 전극 형성방법 | |
JPH05226647A (ja) | 半導体集積回路装置の製造方法 | |
KR930006731B1 (ko) | 반도체장치의 소자 분리방법 | |
KR100622812B1 (ko) | 반도체 소자의 게이트 제조 방법 | |
KR19990057276A (ko) | 반도체 장치의 게이트 전극 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130325 Year of fee payment: 13 |
|
FPAY | Annual fee payment |
Payment date: 20140324 Year of fee payment: 14 |
|
LAPS | Lapse due to unpaid annual fee |