KR20000066096A - 반도체 소자의 게이트 전극 형성방법 - Google Patents

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Abstract

본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 고융점 금속 박막을 포함하는 게이트 전극에서, 게이트 전극 측벽에 노출된 고융점 금속 박막부분이 산화되는 것을 방지하는 반도체 소자의 게이트 전극 형성방법을 개시한다. 개시된 본 발명은, 반도체 기판 상에 게이트 절연막, 도핑된 폴리실리콘막, 확산 방지막, 고융점 금속 박막 및 난반사 방지용 산화막을 순차적으로 증착하는 단계와, 상기 난반사 방지용 산화막과 고융점 금속 박막, 확산 방지막 및 도핑된 폴리실리콘막을 소정 부분 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 측벽에 실리콘막과 제 1 질화막으로 된 제 1 스페이서를 형성하는 단계와, 상기 도핑된 폴리실리콘 측벽, 확산 방지막 측벽 및 난반사 방지용 산화막 측벽에 있는 실리콘막을 열산화되면서 고융점 금속 박막 측벽의 실리콘막은 실리사이드막으로 변화되도록, 반도체 기판 결과물을 열처리하는 단계와, 상기 노출된 반도체 기판에 소오스, 드레인용 저농도 불순물을 이온 주입하는 단계와, 상기 제 1 실리콘 질화막 양측에 제 2 실리콘 질화막으로 된 제 2 스페이서를 형성하는 단계, 및 상기 노출된 반도체 기판에 소오스, 드레인용 고농도 불순물을 이온 주입하는 단계를 포함한다.

Description

반도체 소자의 게이트 전극 형성방법{Method for forming gate electrode in semiconductor device}
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로 보다 구체적으로는 텅스텐 박막을 포함하는 게이트 전극 형성방법에 관한 것이다.
일반적으로, 게이트 전극은 모스 트랜지스터를 셀렉팅하는 전극으로서, 주로 불순물이 도핑된 폴리실리콘막 구조가 이용되거나 또는 불순물이 도핑된 폴리실리콘막과 고융점 실리사이드막을 적층하는 구조(이하 폴리사이드 구조)가 이용된다.
그러나, 반도체 소자의 집적도가 증가됨에 따라, 상기한 폴리사이드 구조의 게이트 전극 보다 더욱 우수한 전도 특성을 갖는 구조가 요구되었다.
따라서, 종래에는 텅스텐 박막이 적층되어 전도 특성이 개선된 게이트 전극 구조가 제안되었고, 상기 구조에 대하여 도 1을 참조하여 설명한다.
먼저, 도 1에 도시된 바와 같이, 반도체 기판(1) 상부에 열산화 방식에 의하에 게이트 절연막(2)을 형성한다. 이어, 게이트 절연막(2) 상부에 도핑된 폴리실리콘막(3)을 증착하고, 폴리실리콘막(3) 상부에 확산 방지막(4)을 증착한다. 그다음, 확산 방지막(4) 상부에 비저항성 고융점 금속 박막인 텅스텐 박막(5)을 증착하고, 이 텅스텐 박막(5) 상부에 마스크 산화막(6)을 증착한다. 여기서, 확산 방지막(4)은 폴리실리콘막(3)과 텅스텐 박막(5) 사이의 이온 확산을 방지하기 위한 막이고, 산화막(6)은 이후 패터닝 공정시 텅스텐의 난반사로 인하여 패턴 결함이 발생되는 것을 방지하기 위하여 형성하는 막이다.
그후, 공지의 포토리소그라피 공정 및 패터닝 공정에 의하여 산화막(6), 텅스텐 박막(5), 확산 방지막(4) 및 도핑된 폴리실리콘막(3)을 순차적으로 패터닝하여 게이트 전극을 형성한다.
그러나, 상술한 텅스텐 박막을 포함하는 게이트 전극은 다음과 같은 문제점을 갖는다.
게이트 전극을 형성하기 위한 패터닝 공정을 마치게 되면, 상기 텅스텐 박막(6)이 공기중에 노출된다. 이때, 텅스텐 박막(6)은 공기중의 산소와 쉽게 결합하여 산화막이 쉽게 발생되는 특징을 지니고 있다. 이에따라, 노출된 텅스텐 박막(6) 부분은 고온에서의 산화막 공정 진행중 산화가 이루어져, 도 1과 같이 텅스텐 박막(6)의 측벽에 텅스텐 산화막(7:WO3)이 발생된다. 이와같은 텅스텐 산화막(7)이 형성됨에 따라, 종래의 게이트 전극은 그 형상이 변형되어져, 후속으로 진행되는 소오스, 드레인용 불순물의 이온 주입이 어렵게 되고, 게이트 전극의 자체 저항이 증가된다.
이러한 문제점을 해결하기 위하여, 종래의 다른 방법으로는 H2O가 원하는 비율로 혼합된 분위기에서 실리콘에만 산화막이 형성되고 텅스텐막에는 산화막이 형성되지 않도록 선택적 산화하는 방법이 제안되었다.
그러나, 상기한 선택적 산화 방법은 950℃이상에서 150초 동안 열공정을 실시하여야 하므로 열적 부담이 가해지고, 부분적으로 텅스텐 박막이 산화되는 문제점이 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로, 고융점 금속 박막을 포함하는 게이트 전극에서, 게이트 전극 측벽에 노출된 고융점 금속 박막부분이 산화되는 것을 방지하는 반도체 소자의 게이트 전극 형성방법을 제공하는 것이다.
도 1은 종래의 게이트 전극 형성방법을 설명하기 위한 도면.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 게이트 절연막
13 : 도핑된 폴리실리콘막 14 : 확산 방지막
15 : 고융점 금속 박막 16 : 마스크 산화막
17 : 실리콘막 18 : 제 1 질화막
19a,19b : 열산화막 20 : 실리사이드
21 : 제 2 질화막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 본 발명은 반도체 기판 상에 게이트 절연막, 도핑된 폴리실리콘막, 확산 방지막, 고융점 금속 박막 및 난반사 방지용 산화막을 순차적으로 증착하는 단계와, 상기 난반사 방지용 산화막과 고융점 금속 박막, 확산 방지막 및 도핑된 폴리실리콘막을 소정 부분 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 측벽에 실리콘막과 제 1 질화막으로 된 스페이서를 형성하는 단계와, 상기 도핑된 폴리실리콘 측벽, 확산 방지막 측벽 및 난반사 방지용 산화막 측벽에 있는 실리콘막을 열산화되면서 고융점 금속 박막 측벽의 실리콘막은 실리사이드막으로 변화되도록, 반도체 기판 결과물을 열처리하는 단계와, 상기 노출된 반도체 기판에 소오스, 드레인용 저농도 불순물을 이온 주입하는 단계와, 상기 제 1 실리콘 질화막 양측에 제 2 실리콘 질화막으로 된 스페이서를 형성하는 단계, 및 상기 노출된 반도체 기판에 소오스, 드레인용 고농도 불순물을 이온 주입하는 단계를 포함한다.
여기서, 상기 확산 방지막은 텅스텐 나이트 라이드 또는 티타늄 나이트 라이드로 형성되고, 약 50 내지 300Å의 두께로 형성된다.
상기 고융점 금속 박막은 텅스텐, 탄탄륨 또는 몰리브덴 중 선택되는 하나로 형성되고, 약 500 내지 2000Å 두께로 형성된다.
또한, 상기 게이트 전극을 형성하는 방법은 상기 난반사 방지용 산화막 상부에 게이트 전극용 레지스트 패턴을 형성하는 단계와, 상기 레지스트 패턴을 마스크로 하여, 상기 산화막을 패터닝하는 단계와 상기 패터닝된 산화막을 마스크로 하여 고융점 금속 박막, 확산 방지막 및 도핑된 폴리실리콘막을 건식 식각하는 단계를 포함한다.
본 발명에 의하면, 고융점 금속 박막을 포함하는 게이트 전극을 형성할 때, 게이트 전극 측벽 부분에 실리콘막, 제 1 질화막을 스페이서 형태로 형성한다음 열처리한다. 이에따라, 고융점 금속 박막이 실리콘막 및 제 1 질화막에 의하여 완전히 차단되어, 열처리 진행하여도 고융점 금속 박막은 산화가 일어나지 않는다.
또한, 실리콘막이 제 1 질화막에 의하여 덮혀있으므로, 균일하게 열산화막 또는 실리사이드막으로 변화되어, 게이트 전극의 형상도 변형되지 않는다. 더욱이, 고융점 금속 박막 측벽에는 전도 특성이 우수한 실리사이드막이 둘러싸여 있으므로 전도 특성도 유지된다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a를 참조하여, 반도체 기판(11) 상부에 표면 열산화 방식에 의하여 게이트 절연막(12)을 형성한다. 이어서, 게이트 절연막(12) 상부에 도핑된 폴리리콘막(13), 확산 방지막(14), 고융점 금속박막(15) 및 마스크 산화막(16)을 순차적으로 형성한다. 이때, 확산 방지막(14)은 텅스텐 나이트라이드(WN) 또는 티타늄 나이트라이드(TiN)등이 이용되고, 약 50 내지 300Å의 두께로 증착된다. 또한, 고융점 금속박막(15)은 텅스텐(W), 탄탈륨(Ta), 몰리브덴(Mo)등이 이용될 수 있고, 약 500 내지 2000Å 두께로 증착된다. 또한, 마스크 산화막(16)은 이후 포토리소그라피 공정시 난반사 방지 역할 및 게이트 전극 식각시 마스크로 이용되며, 예를들어 화학기상 증착법으로 형성한다. 다음으로, 마스크 산화막(16) 상부에 공지의 포토리소그라피 공정에 의하여 게이트 전극 형성용 레지스트 패턴(도시되지 않음)을 형성한다음, 이 레지스트 패턴을 마스크로 이용하여, 상기 마스크 산화막(16)을 패터닝한다. 그리고나서, 소정 부분 패터닝된 산화막(16)을 다시 마스크로 이용하여, 고융점 금속 박막(15)과, 확산 방지막(14)과 도핑된 폴리실리콘막(13)을 건식 식각하여 게이트 전극을 형성한다.
그리고나서, 도 2b에 도시된 바와 같이, 게이트 전극이 형성된 반도체 기판(11) 결과물 상부에 실리콘막(17) 및 제 1 실리콘 질화막(18)을 순차적으로 증착한다. 이때, 실리콘막(17)은 비도핑된 물질이든지, 그렇지 않은 물질이든지 상관없으며, 약 50 내지 200Å 두께로 증착한다. 또한, 제 1 실리콘 질화막(18)은 100 내지 200Å의 두께로, 저압 기상 증착 방식으로 형성한다, 그리고나서, 이 실리콘막(17)과 제 1 실리콘 질화막(18)을 비등방성 식각하여, 게이트 전극 측벽에 잔류시킨다.
이어서, 도 2c에 도시된 바와 같이, 게이트 전극 및 그 측벽에 실리콘 스페이서(17)가 형성된 반도체 기판 구조물을 750 내지 950℃의 온도에서 열처리 한다. 상기의 열처리 공정으로 노출된 마스크 산화막(16) 양측의 실리콘막은 열산화막(19a)으로 변화되고, 텅스텐 박막(15) 양측의 실리콘막은 텅스텐 실리사이드막(20)으로 변화되며, 도핑된 폴리실리콘막(13) 양측의 실리콘막(17)은 그대로 남아있게 된다. 또한, 반도체 기판(11) 표면에도 일부 열산화막(19b)이 형성된다. 이때, 제 1 질화막(18)은 상기 열처리 공정으로 쉽게 산화되지 않으며, 상기 실리콘막(17)을 덮고있어, 실리콘막만으로 차단할 수 없었던 텅스텐 박막(15)의 산화를 완전히 차단할 수 있으며, 열처리시 실리콘막(17)이 균일하게 산화 또는 실리사이드화되도록 한다.
그 다음, 노출된 반도체 기판에 소오스, 드레인용 저농도 불순물을 이온 주입한다.
그후, 도 2d에 도시된 바와 같이, 반도체 기판(11) 결과물 상부에 제 2 질화막(21)을 증착한다. 그런다음, 제 2 질화막(21)을 비등방성 블랭킷 식각하여, 제 1 질화막(18)측벽에 스페이서를 형성한다. 이때, 제 2 질화막(21)의 비등방성 식각으로 반도체 기판(11)상의 열산화막(19)이 제거된다.
이어서, 노출된 반도체 기판에 소오스, 드레인용 고농도 불순물을 이온 주입한다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 고융점 금속 박막을 포함하는 게이트 전극을 형성할 때, 게이트 전극 측벽 부분에 실리콘막, 제 1 질화막을 스페이서 형태로 형성한다음 열처리한다. 이에따라, 고융점 금속 박막이 실리콘막 및 제 1 질화막에 의하여 완전히 차단되어, 열처리 진행하여도 산화가 일어나지 않는다.
또한, 실리콘막이 제 1 질화막에 의하여 덮혀있으므로, 균일하게 열산화막 또는 실리사이드막으로 변화되어, 게이트 전극의 형상도 변형되지 않는다. 더욱이, 고융점 금속 박막 측벽에는 전도 특성이 우수한 실리사이드막이 둘러싸여 있으므로 전도 특성도 유지된다.

Claims (9)

  1. 반도체 기판 상에 게이트 절연막, 도핑된 폴리실리콘막, 확산 방지막, 고융점 금속 박막 및 난반사 방지용 산화막을 순차적으로 증착하는 단계;
    상기 난반사 방지용 산화막과 고융점 금속 박막, 확산 방지막 및 도핑된 폴리실리콘막을 소정 부분 패터닝하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 측벽에 실리콘막과 제 1 질화막으로 된 제 1 스페이서를 형성하는 단계;
    상기 도핑된 폴리실리콘 측벽, 확산 방지막 측벽 및 난반사 방지용 산화막 측벽에 있는 실리콘막을 열산화되면서 고융점 금속 박막 측벽의 실리콘막은 실리사이드막으로 변화되도록, 반도체 기판 결과물을 열처리하는 단계;
    상기 노출된 반도체 기판에 소오스, 드레인용 저농도 불순물을 이온 주입하는 단계;
    상기 제 1 실리콘 질화막 양측에 제 2 실리콘 질화막으로 된 제 2 스페이서를 형성하는 단계; 및
    상기 노출된 반도체 기판에 소오스, 드레인용 고농도 불순물을 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  2. 제 1 항에 있어서, 상기 확산 방지막은 텅스텐 나이트 라이드 또는 티타늄 나이트 라이드인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  3. 제 2 항에 있어서, 상기 확산 방지막은 50 내지 300Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  4. 제 1 항에 있어서, 상기 고융점 금속 박막은 텅스텐, 탄탄륨 또는 몰리브덴 중 선택되는 하나로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  5. 제 4 항에 있어서, 상기 고융점 금속 박막은 500 내지 2000Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  6. 제 1 항에 있어서, 상기 게이트 전극을 형성하는 방법은 상기 마스크 산화막 상부에 게이트 전극용 레지스트 패턴을 형성하는 단계; 상기 레지스트 패턴을 마스크로 하여, 상기 산화막을 패터닝하는 단계; 및 상기 패터닝된 산화막을 마스크로 하여 고융점 금속 박막, 확산 방지막 및 도핑된 폴리실리콘막을 건식 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  7. 제 1 항에 있어서, 상기 실리콘막으로 된 스페이서를 형성하는 단계는, 상기 실리콘막을 50 내지 200Å 두께로 증착하는 단계; 상기 실리콘막상에 제 1 실리콘 질화막을 100 내지 200Å 두께로 증착하는 단계; 및 상기 실리콘막과 제 1 실리콘 질화막을 비등방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  8. 제 1 항에 있어서, 상기 제 1 스페이서는 고융점 금속 박막을 둘러싸여져 있어 금속 박막의 산화를 억제하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  9. 제 1 항에 있어서, 상기 열처리는 750 내지 950℃의 온도에서 진행되는 것을 특징으로 반도체 소자의 게이트 전극 형성방법.
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* Cited by examiner, † Cited by third party
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KR100447365B1 (ko) * 2001-04-16 2004-09-08 미쓰비시덴키 가부시키가이샤 반도체 장치의 제조 방법 및 반도체 장치
KR100909628B1 (ko) * 2007-10-26 2009-07-27 주식회사 하이닉스반도체 반도체소자의 폴리메탈게이트 형성방법

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