KR100265997B1 - 반도체장치의제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 제1도전형의 반도체기판상에 게이트절연막을 형성하는 공정과, 상기 게이트절연막 상에 불순물이 고농도로 도핑된 다결정실리콘층, 장벽층과 실리사이드층을 순차적으로 증착하는 공정과, 상기 실리사이드층, 상기 장벽층 및 상기 다결정실리콘층을 패터닝하여 게이트를 형성하는 공정을 구비한다. 따라서, 장벽층에 의해 다결정실리콘층에 도핑된 불순물이 실리사이드층으로 확산되지 않도록 하므로 드레쉬홀드전압이 일정하여 소자의 신뢰성이 저하되는 것을 방지할 수 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 게이트를 금속으로 형성하는 반도체장치의 제조방법에 관한 것이다.
반도체장치는 양호한 회로 동작 성능과 집적도를 얻기위하여 집적 회로를 구성하는 MOSFET의 크기를 감소시키기 위한 노력의 결과로 반도체장치의 제조기술이 서브미크론(submicron) 단위로 축소(scale down)되었다. 따라서, 집적 회로의 구성 요소인 단일 MOSFET에 있어서 게이트(gate line)의 폭이 좁아지게 되었으며, 그에 딸라 게이트의 선저항이 크게 증가될 뿐만 아니라 인접하는 게이트를 사이의 공간(speace)의 감소에 의한 기생 커패시턴스(parastic capacitance)도 크게 증가되므로 회로의 신호전달 속도가 크게 저하되게 되었다. 즉, 회로의 신호 전달 속도에 영향을 미치는 지연시간(delay time)은 저항(R)과 커패시턴스(C)의 곱인 RC로 표시되는 데, 여기서, 저항(R)은 게이트의 선지항이고, 커패시턴스(C)는 인접하는 게이트 사이의 기생 커패시턴스이다.
그러므로, 집적 회로의 집접도가 증가됨에 따라 인접하는 게이트들 사이의 기생커패시턴스가 증가되므로 회로의 신호전달속도를 향상시키기 위해서는 게이트의 선저항을 낮추어야 한다. 게이트의 선저항을 낮추는 방법은 다결정실리콘 상에 실리사이드를 적층한 폴리사이드(polycide) 구조로 형성하는 것이다.
한편, 반도체소자의 집적화가 거듭되면서 단일 소자의 크기가 줄어들어 게이트의 종횡비(aspect ratio : 높이/선폭)가 커지게 된다. 게이트의 종횡비를 감소시키기 위해서는 게이트를 선폭 감소에 비례하여 두께를 감소시켜야 한다. 그러나, 게이트의 선폭 및 두께가 감소되면 저항이 증가되는 데, 게이트의 저항이 증가되는 것을 방지하기 위해서는 다결정실리콘의 두께를 감소시키고 저항이 낮은 실리사이드의 두께를 증가시켜야 한다.
폴리사이드 구조를 갖는 게이트에서 실리사이드로 텅스턴(W), 탄탈륨(Ta), 티타늄(Ti) 및 몰리브덴(Mo) 등의 고융접 금속의 실리사이드가 사용된다.
제1a도 내지 d도는 종래 기술에 따른 반도체장치의 제조공정도이다.
제1a도를 참조하면, P형의 반도체기판(11) 표면의 소정 부분에 LOCOS (Local Oxidation of Silicon)등의 선택산화방법에 의해 필드산화막(13)을 형성하여 소자의 활성영역과 필드영역을 한정한다. 상기에서, 소자의 활성영역과 필드영역을 한정하는 필드산화막(13)을 반도체기판(11)에 트렌치를 형성하고 산화실리콘을 채워 형성할 수도 있다.
제1b도를 참조하면, 반도체기판(11)의 표면을 열산화하여 게이트산화막(15)을 형성한다. 그리고 필드산화막(13) 및 게이트산화막(15)의 상에 불순물이 고농도로 도핑된 다결정실리콘층(17)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 700~1200Å 정도의 두께로 증착하고, 이 다결정실리콘층(17) 상에 WSi2, TaSi2TiSi2또는 MoSi2등의 고융점 금속의 실리사이드층(19)을 CVD 방법 또는 스퍼터링(sputtering) 방법으로 700~1200Å정도의 두께로 증착하고 열처리하여 형성한다.
제1c도를 참조하면, 실리사이드층(19) 및 다뎔정실리콘층(17)을 포토리쏘그래피(photolithography) 방법으로 패터닝하여 폴리사이드 구조의 게이트(20)를 형성한다. 그리고, 게이트(20)을 마스크로 하여 인(P) 또는 아세틱(As) 등의 N형 불순물을 저농도로 이온주입하고 열처리하여 LDD(Lightly Doped Drain) 구조를 형성하는 저농도영역(21)을 형성한다.
제1d도를 참조하면, 게이트(20)의 측면에 측벽(23)을 형성한다. 측벽(23)은 반도체기판(11) 상에 게이트(20)를 덮도록 산화실리콘을 CVD 방법으로 증착한 후 반응성 이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법으로 게이트(20) 및 반도체기판(11)이 노출되도록 에치백(etchback)하므로써 형성된다. 그리고, 게이트(20)와 측벽(23)을 마스크로 사용하여 반도체기판(11)에 인(P) 또는 아세틱(As) 등의 N형의 불순물을 고농도로 이온 주입하고 열처리하여 저농도영역(21)의 소정 부분과 중첩되어 소오스 및 드레인영역으로 이용되는 고농도영역(25)을 형성한다.
그러나, 상술한 종래 기술에 따른 반도체장치의 제조방법은 다결정실리콘층에 도핑된 불순물이 실리사이드층으로 확산되어 포화 상태를 유지할 수 없게 되어 드레쉬홀드전압(threshold voltage) 조절이 어려워 신뢰성이 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 다결정실리콘층에 도핑된 불순불이 실리사이드층으로 확산되지 않도록 하여 드레쉬홀드전압을 일정하게 유지시켜 소자의 신뢰성이 저하되는 것을 방지할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제1도전형의 반도체기판 상에 게이트절연막을 형성하는 공정과, 상기 게이트절연막 상에 불순물이 고농도로 도핑된 다결정실리콘층, 장벽층과 실리사이드층을 순차적으로 증착하는 공정과, 상기 실리사이드층, 상기 장벽층 및 상기 다결정실리콘층을 패터닝하여 게이트를 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제1a도 내지 d도는 종래 기술에 따른 반도체장치의 제조공정도.
제2a도 내지 d도는 본 발명에 따른 반도체장치의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
31 : 반도체기판 33 : 필드산화막
35 : 게이트산화막 37 : 다결정실리콘층
39 : 장벽층 41 : 실리사이드층
43 : 게이트 45 : 저농도영역
47 : 측벽 49 : 고농도영역
제2a도 내지 d도는 본 발명의 일 실시예에 따른 반도체장치의 제조 공정도이다.
제2a도를 참조하면, P형의 반도체기판(31) 표면의 소정 부분에 LOCOS 등의 선택산화방법에 의해 필드산화막(33)을 형성하여 소자의 활성영역과 필드영역을 한정한다. 상기에서, 소자의 활성영여고가 필드영역을 한정하는 필드산화막(33)을 반도체기판(31)에 트렌치를 형성하고 산화실리콘을 채워 형성할 수도 있다.
제2b도를 참조하면, 반도체기판(31)의 표면을 열산화하여 게이트산화막(35)을 형성한다. 필드산화막(33) 및 게이트산화막(35)의 상에 불순물이 고농도로 도핑된 다결정실리콘층(37)을 CVD 방법으로 700~1200Å 정도의 두께로 증착한다. 그리고, 다결정실리콘층(37) 상에 WN, TaN, TiN 또는 MoN 등을 100~300Å 정도 두께로 증착한 장벽층(39)과 WSi2, TaSi2, TiSi2등을 700~1200Å 정도 두께로 증착한 실리사이드층(41)을 동일한 증착장치에서 CVD 방법으로 연속해서 형성하거나 또는 스퍼터링(sputtering) 방법으로 형성하고 열처리한다. 상기에서 장벽층(39)은 다결정실리콘층(37)에 도핑된 불순물이 실리사이드층(41)으로 확산되는 것을 방지한다. 그러므로, 다결정실리콘층(37)은 도핑된 불순물이 포화상태를 유지하므로 드레쉬홀드 전압을 일정하게 한다.
제2c도를 참조하면, 실리사이드층(41), 장벽층(39) 및 다결정실리콘층(37)을 포토리쏘그래피 방법으로 순차적으로 패터닝하여 게이트(43)를 형성한다. 게이트 (43)는 다결정실리콘층(37), 장벽층(39) 및 실리사이드층(41)으로 이루어진 폴리사이드 구조를 갖는 데, 실리사이드층(41)에 의해 저항이 감소된다.
그리고, 게이트(43)을 마스크로 하여 인(P) 또는 아세닉(As) 등의 N형 불순물을 저농도로 이온주입하고 열처리하여 LDD 구조를 이루는 저농도영역(45)을 형성한다.
제2d도를 참조하면, 게이트(43)의 측면에 측벽(47)을 형성한다. 측벽(47)은 반도체기판(31) 상에 게이트(43)를 덮도록 산화실리콘을 CVD 방법으로 증착한 후 RIE 방법으로 게이트(43) 및 반도체기판(31)이 노출되도록 에치백하므로써 형성된다. 그리고, 게이트(43)와 측벽(47)을 마스크로 사용하여 반도체기판(31)에 인(P) 또는 아세닉(As) 등의 N형의 불순물을 고농도로 이온 주입하고 열처리하여 저농도영역(45)의 소정 부분과 중첩되어 소오스 및 드레인영역으로 이용되는 고농도영역 (49)을 형성한다.
따라서, 본 발명은 장벽층에 의해 다결정실리콘층에 도핑된 불순물이 실리사이드층으로 확산되지 않도록 하므로 드레쉬홀드전압이 일정하게 소자의 신뢰성이 저하되는 것을 방지할 수 있는 잇점이 있다.
Claims (4)
- 제 1 도전형의 반도체기판 상에 게이트절연막을 형성하는 공정과, 상기 게이트절연막 상기 불순물이 고농도로 도핑된 다결정실리콘층과, WN, TaN, TiN 또는 MoN으로 이루어진 장벽층과 실리사이드층을 순차적으로 증착하는 공정과, 상기 실리사이드층, 상기 장벽층 및 상기 다결정실리콘층을 패터닝하여 게이트를 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항1에 있어서, 상기 장벽층 및 실리사이드층을 동일한 증착장치에서 화학기상증착 방법으로 연속해서 형성하거나 또는 스퍼터링(sputtering) 방법으로 형성하는 반도체장치의 제조방법.
- 청구항2에 있어서, 상기 장벽츠어은 100~300Å의 두께로 형성하는 반도체장치의 제조방법.
- 청구항2에 있어서, 상기 실리사이드층을 WSi2, TaSi2, TiSi2또는 MoSi2을 700~1200Å의 두께로 형성하는 반도체장치의 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153162A (ja) * | 1984-01-23 | 1985-08-12 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980086134A (ko) | 1998-12-05 |
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