JPH0274031A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0274031A JPH0274031A JP22674188A JP22674188A JPH0274031A JP H0274031 A JPH0274031 A JP H0274031A JP 22674188 A JP22674188 A JP 22674188A JP 22674188 A JP22674188 A JP 22674188A JP H0274031 A JPH0274031 A JP H0274031A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はシリサイドを用いて高速化を目毒した半導体装
置の製造方法に関するものである。
置の製造方法に関するものである。
従来の技術
超ＬＳＩの時代に入り超高速集積化が進むと同時に、半
導体回路の高速化も必要となってきている。このため、
素子寸法ルールはサブミクロンまで達成され、かつ抵抗
の低いシリサイドをトランジスタのゲート電極部や配線
パターンに用いて高速化が実現されて来ている。
導体回路の高速化も必要となってきている。このため、
素子寸法ルールはサブミクロンまで達成され、かつ抵抗
の低いシリサイドをトランジスタのゲート電極部や配線
パターンに用いて高速化が実現されて来ている。
第２図（ａ）〜（Ｃ）はシリサイドゲート電極に用いた
従来例の工程順断面図である。
従来例の工程順断面図である。
第２図（ａ）は多結晶シリコン３とシリサイド４の２層
構造よりなるポリサイドゲートを用いた例である。ゲー
ト電極下部は二酸化珪素膜よりなるゲート酸化膜２であ
り、ゲート電極両側にソース及びドレイン領域５，６が
配置されている。
構造よりなるポリサイドゲートを用いた例である。ゲー
ト電極下部は二酸化珪素膜よりなるゲート酸化膜２であ
り、ゲート電極両側にソース及びドレイン領域５，６が
配置されている。
従来、シリサイドをゲート電極に利用したプロセスでは
通常、ゲート電極を形成し、その後ゲート電極両側のソ
ースドレイン領域に高濃度のヒ素戚いはホウ素をイオン
注入により、打ち込み、次に、第２図（ｂ）のように、
高温で酸化する事により二酸化珪素膜７を成長させてゲ
ート電極とソース領域とドレイン領域を完全に絶縁させ
る。この後、同図（Ｃ）に示すように、ＣＶＤ法による
絶縁膜層８を形成し、さらに上層に配線形成９を行なう
。
通常、ゲート電極を形成し、その後ゲート電極両側のソ
ースドレイン領域に高濃度のヒ素戚いはホウ素をイオン
注入により、打ち込み、次に、第２図（ｂ）のように、
高温で酸化する事により二酸化珪素膜７を成長させてゲ
ート電極とソース領域とドレイン領域を完全に絶縁させ
る。この後、同図（Ｃ）に示すように、ＣＶＤ法による
絶縁膜層８を形成し、さらに上層に配線形成９を行なう
。
発明が解決しようとする課題
従来のプロセスではシリサイドが露出した状態（第２図
（ｂ）の状態）では高温処理（５００℃以上）は１度し
か行なえない。その理由は、シリサイド膜の性質による
もので、第３図に示す様に１度目の熱処理によりシリサ
イドは直径０．１〜０．２μｍ程度の粒子の集合体とな
る。同図（ａ）は熱処理前、（ｂ）は熱処理後の様子を
表わすこの後表面のシリサイドが露出した状態で再び熱
処理を行なうと、同図（Ｃ）のように、シリサイドの成
分であるタングステン等が酸化物を形成し、シリサイド
の異常な酸化が発生する。よって従来の方法ではシリサ
イドが露出した状態では１度しか高温処理が行なえない
。シリサイドの代わりに多結晶シリコンを用いている場
合はこの様な事はな（、何度でも高温処理が行なえる。
（ｂ）の状態）では高温処理（５００℃以上）は１度し
か行なえない。その理由は、シリサイド膜の性質による
もので、第３図に示す様に１度目の熱処理によりシリサ
イドは直径０．１〜０．２μｍ程度の粒子の集合体とな
る。同図（ａ）は熱処理前、（ｂ）は熱処理後の様子を
表わすこの後表面のシリサイドが露出した状態で再び熱
処理を行なうと、同図（Ｃ）のように、シリサイドの成
分であるタングステン等が酸化物を形成し、シリサイド
の異常な酸化が発生する。よって従来の方法ではシリサ
イドが露出した状態では１度しか高温処理が行なえない
。シリサイドの代わりに多結晶シリコンを用いている場
合はこの様な事はな（、何度でも高温処理が行なえる。
実際の製造プロセスではゲート電極形成から第２図（ｂ
）の二酸化珪素膜形成の熱処理までの間に１〜２度の熱
処理を行なう必要がある場合も多く、シリサイドを用い
る場合、プロセス設計上制約があることになる。
）の二酸化珪素膜形成の熱処理までの間に１〜２度の熱
処理を行なう必要がある場合も多く、シリサイドを用い
る場合、プロセス設計上制約があることになる。
課題を解決するための手段
本発明は、前記問題点を解決するもので、シリサイドの
成長後、１度高温熱処理され、粒子状になっている状態
で、表面に５００℃以下で二酸化珪素膜をＣＶＤ法によ
り被膜し、その後５００℃以上の高温で酸化を行なう工
程をそなえたものである。
成長後、１度高温熱処理され、粒子状になっている状態
で、表面に５００℃以下で二酸化珪素膜をＣＶＤ法によ
り被膜し、その後５００℃以上の高温で酸化を行なう工
程をそなえたものである。
作用
本発明によれば、１度熱処理を行なっであるシリサイド
膜であっても全面に二酸化珪素膜の形成された状態にな
したことにより、異常な酸化を防止し、かつ必要なシリ
サイド面を含む低温形成二酸化珪素膜の完全酸化を安定
に行なうことができる。
膜であっても全面に二酸化珪素膜の形成された状態にな
したことにより、異常な酸化を防止し、かつ必要なシリ
サイド面を含む低温形成二酸化珪素膜の完全酸化を安定
に行なうことができる。
実施例
以下、第１図（ａ）〜（ｄ）の工程順断面図に例示する
ところに従って、本発明の詳細な説明する。同図（ａ）
のように、半導体基板１上に厚さ約２５０Ａの二酸化珪
素膜（ゲート酸化膜）２．厚さ約２００ＯＡの多結晶シ
リコン３と約２５００Ａのタングステンシリサイド４と
を順次成長し、フォトプロセス、及びドライエツチング
プロセスによりゲート電極を形成する。
ところに従って、本発明の詳細な説明する。同図（ａ）
のように、半導体基板１上に厚さ約２５０Ａの二酸化珪
素膜（ゲート酸化膜）２．厚さ約２００ＯＡの多結晶シ
リコン３と約２５００Ａのタングステンシリサイド４と
を順次成長し、フォトプロセス、及びドライエツチング
プロセスによりゲート電極を形成する。
次に熱処理を行なうと第１図（ｂ）のように、シリサイ
ドが粒子状になる。なお、この熱処理の前後どちらかで
、ゲート電極両側に高濃度のヒ素戚いはホウ素をイオン
注入し、ソース、ドレイン領域５．６を形成する。また
、この熱処理は製造プロセス上必要なものであり、この
場合工程の目的や内容についてはふれない。
ドが粒子状になる。なお、この熱処理の前後どちらかで
、ゲート電極両側に高濃度のヒ素戚いはホウ素をイオン
注入し、ソース、ドレイン領域５．６を形成する。また
、この熱処理は製造プロセス上必要なものであり、この
場合工程の目的や内容についてはふれない。
次に第１図（Ｃ）のように、３００℃〜４００℃で二酸
化珪素膜を気相成長させる。ついで、９００℃酸化雰囲
気で熱処理を行ない、第１図の（ｄ）のように、二酸化
珪素膜７と多結晶シリコン、タングステンシリサイド、
ソース、ドレイン３，４゜５．６との界面に二酸化珪素
被膜８、を形成する例えば１００％酸化で熱処理時間３
０分であれば、タングステンシリサイド上に５００Ａ、
多結晶シリコン側壁に３００Ａ、ソース、ドレイン上に
５００Ａ （注入種がＡｓ＋の場合）程度成長し、ゲー
ト電極３，４とソース、ドレイン領域５．６の絶縁を完
全にする。なお、このとき、タングステンシリサイドの
異常な酸化は発生しない。
化珪素膜を気相成長させる。ついで、９００℃酸化雰囲
気で熱処理を行ない、第１図の（ｄ）のように、二酸化
珪素膜７と多結晶シリコン、タングステンシリサイド、
ソース、ドレイン３，４゜５．６との界面に二酸化珪素
被膜８、を形成する例えば１００％酸化で熱処理時間３
０分であれば、タングステンシリサイド上に５００Ａ、
多結晶シリコン側壁に３００Ａ、ソース、ドレイン上に
５００Ａ （注入種がＡｓ＋の場合）程度成長し、ゲー
ト電極３，４とソース、ドレイン領域５．６の絶縁を完
全にする。なお、このとき、タングステンシリサイドの
異常な酸化は発生しない。
この後、気相成長により絶縁膜を形成し、さらに上層に
配線パターンを形成する。
配線パターンを形成する。
発明の効果
本発明によれば、６００℃以上の高温処理時に発生する
シリサイド膜の異常な酸化を防止でき、かつ安定にシリ
サイド股上に二酸化珪素膜を成長させ、トランジスタ各
部の絶縁を行なうことができる。
シリサイド膜の異常な酸化を防止でき、かつ安定にシリ
サイド股上に二酸化珪素膜を成長させ、トランジスタ各
部の絶縁を行なうことができる。
第１図は本発明の一実施例における半導体装置の製造方
法の工程順断面図、第２図は従来例の工程順断面図、第
３図は従来例でシリサイド膜が異常な酸化を起こした様
子を示す工程順断面図である。 １・・・・・・半導体基板、２・・・・・・二酸化珪素
膜、３・・・・・・多結晶シリコン、４・・・・・・シ
リサイド、５・・・・・・ソース領域、６・・・・・・
ドレイン領域、７，８・・・・・・二酸化珪素膜。
法の工程順断面図、第２図は従来例の工程順断面図、第
３図は従来例でシリサイド膜が異常な酸化を起こした様
子を示す工程順断面図である。 １・・・・・・半導体基板、２・・・・・・二酸化珪素
膜、３・・・・・・多結晶シリコン、４・・・・・・シ
リサイド、５・・・・・・ソース領域、６・・・・・・
ドレイン領域、７，８・・・・・・二酸化珪素膜。
Claims (1)
- 半導体基板上にシリサイド膜を蒸着する工程と、その膜
をフォトプロセス及びエッチングプロセスを用いて、パ
ターンを形成する工程と、そのパターン上に、５００℃
以下で二酸化珪素被膜を蒸着する工程と、５００℃以上
の高温酸化雰囲気で処理する工程を含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22674188A JPH0274031A (ja) | 1988-09-09 | 1988-09-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22674188A JPH0274031A (ja) | 1988-09-09 | 1988-09-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0274031A true JPH0274031A (ja) | 1990-03-14 |
Family
ID=16849878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22674188A Pending JPH0274031A (ja) | 1988-09-09 | 1988-09-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0274031A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08222739A (ja) * | 1995-02-15 | 1996-08-30 | Nec Corp | 半導体装置の製造方法 |
| JP2004193629A (ja) * | 1996-12-03 | 2004-07-08 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
-
1988
- 1988-09-09 JP JP22674188A patent/JPH0274031A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08222739A (ja) * | 1995-02-15 | 1996-08-30 | Nec Corp | 半導体装置の製造方法 |
| JP2004193629A (ja) * | 1996-12-03 | 2004-07-08 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| JP4585205B2 (ja) * | 1996-12-03 | 2010-11-24 | 株式会社東芝 | 半導体装置の製造方法 |
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