JPS63307779A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPS63307779A JPS63307779A JP62143717A JP14371787A JPS63307779A JP S63307779 A JPS63307779 A JP S63307779A JP 62143717 A JP62143717 A JP 62143717A JP 14371787 A JP14371787 A JP 14371787A JP S63307779 A JPS63307779 A JP S63307779A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳ技術に関するものである。
従来のＭＯ３型半導体装置の製造方法を、ゲート酸化工
程以降について概略を示そう。
程以降について概略を示そう。
Ｎ型、比抵抗１０〜２０Ｑのシリコン基板２゜１上に、
ＧＡＴＥ酸化ｖ：２０２を１０００’ＣＯ。
ＧＡＴＥ酸化ｖ：２０２を１０００’ＣＯ。
雰囲気中で４００大形成させたのち、ゲート電極材とし
て例えば、第ｌＭｏＳｉ！ （そりブデンンリサイド）
２０３をスパッタ法によって５０００人堆積させる。つ
いで、ポジレジストを用いたフォトリソグラフィーによ
って所争のバター二／グをし、ドライエツチングによっ
て第１ Ｍ ｏ Ｓ １ｒ２０３をエツチングする。（
７ｉ２図（ａ））ドライエツチングはＣＦ、ガスを用い
圧力０゜８ｍＴＯｒ ｒ雰囲気中、１５０Ｗのパワーで
約６０秒行う。
て例えば、第ｌＭｏＳｉ！ （そりブデンンリサイド）
２０３をスパッタ法によって５０００人堆積させる。つ
いで、ポジレジストを用いたフォトリソグラフィーによ
って所争のバター二／グをし、ドライエツチングによっ
て第１ Ｍ ｏ Ｓ １ｒ２０３をエツチングする。（
７ｉ２図（ａ））ドライエツチングはＣＦ、ガスを用い
圧力０゜８ｍＴＯｒ ｒ雰囲気中、１５０Ｗのパワーで
約６０秒行う。
さらに、第ｌＭｏＳｉ、２０３を９００℃水蒸気雰囲気
中で３０分間酸化し、第ｌＭｏ５ ｉｓシリコン２０３
の周囲に約２０００人の酸化シリコン膜を形成させる。
中で３０分間酸化し、第ｌＭｏ５ ｉｓシリコン２０３
の周囲に約２０００人の酸化シリコン膜を形成させる。
このとき、シリコン基板上の酸化膜２０５６１０００人
になる。
になる。
こののちＭＯＳ）ラン９スターのソース、ドレインとな
る部分をポジレジストをもちいたフォトリソグラフィー
によって、開孔した後、イオン化ホウ素（Ｂ＋）を３Ｘ
１０” ［個／ｃｍ’］イオン注入する。（第２図（
ｂ）） 次に、ポジレジストをもちいたフォトリソグラフィーに
よって、ＭＯＳトランジスターのドレイ／または、ソー
ス、および第ｌＭｏＳｉ、２０３上部を開孔した後、ド
ライエツチングによってシリコン酸化膜を除去する。
る部分をポジレジストをもちいたフォトリソグラフィー
によって、開孔した後、イオン化ホウ素（Ｂ＋）を３Ｘ
１０” ［個／ｃｍ’］イオン注入する。（第２図（
ｂ）） 次に、ポジレジストをもちいたフォトリソグラフィーに
よって、ＭＯＳトランジスターのドレイ／または、ソー
ス、および第ｌＭｏＳｉ、２０３上部を開孔した後、ド
ライエツチングによってシリコン酸化膜を除去する。
この後、第２多結晶シリコンを、ＣＶＤ法によって３０
００人堆積させ、第２多結晶シリコン中へ多量の（約１
０”（個／ｃｍ’））のＰ（リン）を拡散させる。さら
に、ポジレジストをもちいたフォトリソグラフィーによ
って、パターンを形成させたのち、第２多結晶シリコン
をドライエツチングする。（第２図（Ｃ）） この後、酸化シリコン膜をＣＶＤ法によって堆積させた
のち、コンタクト孔をフォトリソグラフィー、およびド
ライエツチングによって開孔し、配線金属例えばＡＩを
蒸着し、配線金属をフォトリングラフイー、およびドラ
イエツチングして、配線に必要な部分をのこす。
００人堆積させ、第２多結晶シリコン中へ多量の（約１
０”（個／ｃｍ’））のＰ（リン）を拡散させる。さら
に、ポジレジストをもちいたフォトリソグラフィーによ
って、パターンを形成させたのち、第２多結晶シリコン
をドライエツチングする。（第２図（Ｃ）） この後、酸化シリコン膜をＣＶＤ法によって堆積させた
のち、コンタクト孔をフォトリソグラフィー、およびド
ライエツチングによって開孔し、配線金属例えばＡＩを
蒸着し、配線金属をフォトリングラフイー、およびドラ
イエツチングして、配線に必要な部分をのこす。
以上従来のＭＯＳ型半導体装置の製造方法の概略を示し
た。
た。
しかし、前述の従来技術では、第１ Ｍ ｏ Ｓ ｉ
。
。
と第２多結晶シリコン間の層間酸化膜は、ＭｏＳｉ、シ
リサイド膜を酸化して形成した層間絶縁膜であるため、
絶縁破壊電界は、２〜３ （ＭＶ／ｃｍ）に市で低下し
てしまうという欠点を「していた。
リサイド膜を酸化して形成した層間絶縁膜であるため、
絶縁破壊電界は、２〜３ （ＭＶ／ｃｍ）に市で低下し
てしまうという欠点を「していた。
本発明は、このような問題点を解決するものでその目的
とするところは、第１ Ｍ ｏ Ｓ １ ＊と、第２多
結晶シリコン間の絶縁性を、安定させると共に、高める
ものである。
とするところは、第１ Ｍ ｏ Ｓ １ ＊と、第２多
結晶シリコン間の絶縁性を、安定させると共に、高める
ものである。
本発明のＭＯＳ型半導体装置の製造方法は、ＭＯＳ型半
導体装置の製造方法において、ＧＡＴＥ酸化工程後、少
な（とも、ゲート電極材を堆積する工程と、該ゲート電
極材上に、第１多結晶シリコンを堆積する工程と、レジ
ストパターンをマスクにして、前記第１多結晶シリコン
と前記ゲートＮ極材をエツチングする工程と、前記第１
多結晶シリコンと前記ゲート電極材を一部酸化する工程
と、第１酸化シリコンを堆積する工程と、前記第１多結
晶と前記ゲート電極材の側壁部のみに前記第１酸化シリ
コンをのこしてエツチングする工程と、第２［！を化シ
リコンを堆積する工程と、レジストパターンをマスクに
して、前記第２酸化シリコンをエツチングする工程と、
配線材を堆積する工程とからなることを特徴とする。
導体装置の製造方法において、ＧＡＴＥ酸化工程後、少
な（とも、ゲート電極材を堆積する工程と、該ゲート電
極材上に、第１多結晶シリコンを堆積する工程と、レジ
ストパターンをマスクにして、前記第１多結晶シリコン
と前記ゲートＮ極材をエツチングする工程と、前記第１
多結晶シリコンと前記ゲート電極材を一部酸化する工程
と、第１酸化シリコンを堆積する工程と、前記第１多結
晶と前記ゲート電極材の側壁部のみに前記第１酸化シリ
コンをのこしてエツチングする工程と、第２［！を化シ
リコンを堆積する工程と、レジストパターンをマスクに
して、前記第２酸化シリコンをエツチングする工程と、
配線材を堆積する工程とからなることを特徴とする。
第１図は、本発明の実施例におけるＭＯＳ型半導体装置
の製造方法である。以下第１図にもとずき本発明の製造
方法の一例を具体的に示す。
の製造方法である。以下第１図にもとずき本発明の製造
方法の一例を具体的に示す。
Ｎ型、比抵抗８〜１２（０ｃｍ）のシリコン基板１００
上に、ＧＡＴＥＭ化膜１０１を、１０００°Ｃｏｔ雰囲
気中で４００人形成させたのち、ケート電極材として、
′Ｍ１モリブデンシリサイド以下第ｌＭｏＳｉ、と略記
する１０２をスパッタ法により２０００人堆積させる。
上に、ＧＡＴＥＭ化膜１０１を、１０００°Ｃｏｔ雰囲
気中で４００人形成させたのち、ケート電極材として、
′Ｍ１モリブデンシリサイド以下第ｌＭｏＳｉ、と略記
する１０２をスパッタ法により２０００人堆積させる。
次に、ＣＶＤ法によって、第１多結晶シリコン膜１０３
を２０００人堆積させる。（第１図（ａ））ＣＶＤ法は
、（Ｃｈｅｍｉｃａｌ ＶａｐｏｕｒＤｅＰｏｓｉｔ
ｉｏｎ）の略で、第１多結晶シリコン膜は６２０℃の雰
囲気中でシランガスを熱分解することによって得られる
。
を２０００人堆積させる。（第１図（ａ））ＣＶＤ法は
、（Ｃｈｅｍｉｃａｌ ＶａｐｏｕｒＤｅＰｏｓｉｔ
ｉｏｎ）の略で、第１多結晶シリコン膜は６２０℃の雰
囲気中でシランガスを熱分解することによって得られる
。
更に、ポジレジストを用いたフォトリソグラフィーによ
って所望のバターニングを行ったのち、ドライエツチン
グによってはじめに第１多結晶シリコン膜１０３をつい
で第１ Ｍ ｏ Ｓ ｉ ＊膜１０２をエツチングする
。このとき、第１多結晶シリコン膜１０３のエツチング
条件は、ＳＦ、、ＣＣＩＦ、ガ久、１５０Ｗ 圧力０．
６Ｔｏｒｒで１分間程度エツチングした。また、第ｌＭ
ｏ５ｉｚ膜１０２は、ｃｃ ｌａ ＋Ｏ，Ｏｘ、２００
Ｗ 圧力６Ｐａで約２分間程度エツチングした。
って所望のバターニングを行ったのち、ドライエツチン
グによってはじめに第１多結晶シリコン膜１０３をつい
で第１ Ｍ ｏ Ｓ ｉ ＊膜１０２をエツチングする
。このとき、第１多結晶シリコン膜１０３のエツチング
条件は、ＳＦ、、ＣＣＩＦ、ガ久、１５０Ｗ 圧力０．
６Ｔｏｒｒで１分間程度エツチングした。また、第ｌＭ
ｏ５ｉｚ膜１０２は、ｃｃ ｌａ ＋Ｏ，Ｏｘ、２００
Ｗ 圧力６Ｐａで約２分間程度エツチングした。
更に、９００“ＣＯ９雰囲気中で４０分間酸化し第１多
結晶シリコンａ１０８の周囲に２５００人程度の熱酸化
膜を形成させた。
結晶シリコンａ１０８の周囲に２５００人程度の熱酸化
膜を形成させた。
つぎに、ＣＶＤ法によってｉｆ酸酸化シリコ模膜１０４
５０００人堆積させる。このときの堆積条件は、７８０
°Ｃ雰囲気中ＮＩ Ｏ＋ＣＨ，ガス２００Ｐａで３０分
間熱処理を行うことによって得られる。
５０００人堆積させる。このときの堆積条件は、７８０
°Ｃ雰囲気中ＮＩ Ｏ＋ＣＨ，ガス２００Ｐａで３０分
間熱処理を行うことによって得られる。
次に、第１酸化シリコン膜１０４をＲＩＥ（Ｒｅａｃｔ
ｉｖｅ Ｊｏｎ Ｅｔｃｈｉｎｇ）モードで、ＤＲ
Ｙエツチングした。このとき、第１Ｍ０３ｔ＊膜１０２
及び、第１多結晶シリコンＭ１０３の側壁部には、第１
酸化シリコン１ＩＩＥ１０４が残った被成、いわゆるサ
イドウオール（ＳｉｄｅＷａｌｌ）が形成される。また
、このＤＲＹエツチングによって第１多結晶シリコン膜
１０３上に、形成された酸化膜は、２２００人程度上膜
減する。従って、この工程までで第１ Ｍ ｏ Ｓ ＋
ｘ膜１０２及び、第１多結晶シリコン膜１０３は、酸
化シリコン膜によって完全におおわれたことになる。（
第１図（ｂ）） 次に、ＣＶＤ法によって、第２酸化シリコン膜１０５を
１５００人堆積させる。このときの堆積条件は、７６０
°Ｃ雰囲気中圧力２００Ｐａでガスは、５ｉＨ４Ｎ Ｎ
ｔ Ｏｘ島であった。
ｉｖｅ Ｊｏｎ Ｅｔｃｈｉｎｇ）モードで、ＤＲ
Ｙエツチングした。このとき、第１Ｍ０３ｔ＊膜１０２
及び、第１多結晶シリコンＭ１０３の側壁部には、第１
酸化シリコン１ＩＩＥ１０４が残った被成、いわゆるサ
イドウオール（ＳｉｄｅＷａｌｌ）が形成される。また
、このＤＲＹエツチングによって第１多結晶シリコン膜
１０３上に、形成された酸化膜は、２２００人程度上膜
減する。従って、この工程までで第１ Ｍ ｏ Ｓ ＋
ｘ膜１０２及び、第１多結晶シリコン膜１０３は、酸
化シリコン膜によって完全におおわれたことになる。（
第１図（ｂ）） 次に、ＣＶＤ法によって、第２酸化シリコン膜１０５を
１５００人堆積させる。このときの堆積条件は、７６０
°Ｃ雰囲気中圧力２００Ｐａでガスは、５ｉＨ４Ｎ Ｎ
ｔ Ｏｘ島であった。
つぎに、ポジレジストパターンをマスクにしてＳｊ基板
との接触が必要な部分を開孔する。このとき開孔する部
分は、 第１多結晶シリコノのバター／と重なり合って
もよい。次に、ドライエツチングによって第２酸化シリ
コン膜１０５を部分的に開孔する。このときのエツチン
グ条件は、ＣｔｃＩＦｓ、Ｎｔ ６００Ｗ Ｏ，１
２Ｔｏｒｒであった。（第１図（Ｃ）） このエツチングによっても第１多結晶シリコン膜１０３
上に形成された酸化膜は、２００人しかエツチングされ
ないため、結局第１多結晶シリコン膜１０３上には、ま
だ２０００人の酸化膜が残されていることになる。また
、Ｍ ｏ Ｓ ｔ ｓ 膜を酸化して得られた酸化膜は
、絶縁耐圧が通常２〜３（ＭＶ／ｃｍ）Ｌか得られない
が、第１多結晶シリコン膜１０３を熱酸化することによ
って得られた酸化膜は、ちみつで絶縁耐圧は、８ （Ｍ
Ｖ／ｃｍ）以上得ることが出来る。
との接触が必要な部分を開孔する。このとき開孔する部
分は、 第１多結晶シリコノのバター／と重なり合って
もよい。次に、ドライエツチングによって第２酸化シリ
コン膜１０５を部分的に開孔する。このときのエツチン
グ条件は、ＣｔｃＩＦｓ、Ｎｔ ６００Ｗ Ｏ，１
２Ｔｏｒｒであった。（第１図（Ｃ）） このエツチングによっても第１多結晶シリコン膜１０３
上に形成された酸化膜は、２００人しかエツチングされ
ないため、結局第１多結晶シリコン膜１０３上には、ま
だ２０００人の酸化膜が残されていることになる。また
、Ｍ ｏ Ｓ ｔ ｓ 膜を酸化して得られた酸化膜は
、絶縁耐圧が通常２〜３（ＭＶ／ｃｍ）Ｌか得られない
が、第１多結晶シリコン膜１０３を熱酸化することによ
って得られた酸化膜は、ちみつで絶縁耐圧は、８ （Ｍ
Ｖ／ｃｍ）以上得ることが出来る。
更に、第２多結晶シリコン１０７を２０００人堆積させ
た。 こののち、イオン化したり７（Ｐ＋）６Ｘ１０
” ［個／ ｃ ｍ″］］注入のちポジレジストを用
いたフォトリングラフイーによって所望のパターニング
を行ったのちドライエツチングした。このときのエッチ
条件は、Ｃ，ＣｌＦ３ ＋ＳＦ、 １５０Ｗ 圧力
０．６Ｔｏｒｒで約２０秒であった。（第１図（ｄ）） こののち、第２多結晶シリコンと配線材を絶縁するため
の酸化シリコンを堆積させたのち、シリコン基板、第１
多結晶シリコン、第２多結晶シリコンとの接触を取るた
めの孔を開孔し配線材を堆積シ、パターニングしたのち
、素子表面保護膜を堆積させ、最後に配線材と外部端子
との接触を取るだめの孔を開孔する。
た。 こののち、イオン化したり７（Ｐ＋）６Ｘ１０
” ［個／ ｃ ｍ″］］注入のちポジレジストを用
いたフォトリングラフイーによって所望のパターニング
を行ったのちドライエツチングした。このときのエッチ
条件は、Ｃ，ＣｌＦ３ ＋ＳＦ、 １５０Ｗ 圧力
０．６Ｔｏｒｒで約２０秒であった。（第１図（ｄ）） こののち、第２多結晶シリコンと配線材を絶縁するため
の酸化シリコンを堆積させたのち、シリコン基板、第１
多結晶シリコン、第２多結晶シリコンとの接触を取るた
めの孔を開孔し配線材を堆積シ、パターニングしたのち
、素子表面保護膜を堆積させ、最後に配線材と外部端子
との接触を取るだめの孔を開孔する。
以上、本発明の実施例を具体的にしめした。しかし、こ
の実施例は、あくまで一実施例であり例えば、 Ｍ ｏ
Ｓ ｉ＊をＴｉＳｉ＊、ＷＳｉｘ等に変えても効果は
同じである。
の実施例は、あくまで一実施例であり例えば、 Ｍ ｏ
Ｓ ｉ＊をＴｉＳｉ＊、ＷＳｉｘ等に変えても効果は
同じである。
また、ゲート電極材としてポリサイド構造を持つ材料、
例えば、Ｎ＋多結晶シリコンとＭ ｏ Ｓ ｊｌ 、Ｔ
ｉ Ｓ ｉ ｘ 、 Ｗ Ｓ ｉ＊等のシリサイドと
の２層構造を選んでもその効果は同じである。
例えば、Ｎ＋多結晶シリコンとＭ ｏ Ｓ ｊｌ 、Ｔ
ｉ Ｓ ｉ ｘ 、 Ｗ Ｓ ｉ＊等のシリサイドと
の２層構造を選んでもその効果は同じである。
以上本発明によれば、ゲート電極材上に、第１多結晶シ
リコンを堆積しその第１多結晶シリコンを酸化した酸化
シリコン膜を第１多結晶シリコンと第２多結晶シリコン
との絶縁膜にすることによって、従来の方法にくらべて
絶縁耐圧は８ （ＭＶ／ｃｍ＞に向上し信頼性が大幅に
向上した。
リコンを堆積しその第１多結晶シリコンを酸化した酸化
シリコン膜を第１多結晶シリコンと第２多結晶シリコン
との絶縁膜にすることによって、従来の方法にくらべて
絶縁耐圧は８ （ＭＶ／ｃｍ＞に向上し信頼性が大幅に
向上した。
第１図ｆａｌ〜ｆｄｌは、本発明のＮＩＯ３型半導体装
置の製造方法の一実施例の工程図。 第２図ｔａｌ〜ｔｅｌは、従来の〜１０Ｓ型半導体装置
の製造方法の工程図。 １００・・・シリコン基板 １０１・・・ゲート酸化膜 １０２・・・第１モリブデンシリサイド１０３・・・第
１多結晶シリコン膜 １０４・・・第１酸化シリコン膜 １０５・・・第２酸化シリコン膜 １０６・・・ポジレジスト １０７・・・第２多結晶シリコン ２０１・・・シリコン基板 ２０２・・・ＧＡＴＥ酸化膜 ２０３ ・・・第１ Ｍ ｏ Ｓ ｉ＊膜２０４・・・
第１ Ｍ ｏ Ｓ ｓ ＊膜上の熱酸化膜２０５・・・
シリコン基板上の熱酸化膜２０６・・・第２多結晶シリ
コン 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務 他１名、γ−５ （α） ■） （Ｃ） （↓） 凛１１霞
置の製造方法の一実施例の工程図。 第２図ｔａｌ〜ｔｅｌは、従来の〜１０Ｓ型半導体装置
の製造方法の工程図。 １００・・・シリコン基板 １０１・・・ゲート酸化膜 １０２・・・第１モリブデンシリサイド１０３・・・第
１多結晶シリコン膜 １０４・・・第１酸化シリコン膜 １０５・・・第２酸化シリコン膜 １０６・・・ポジレジスト １０７・・・第２多結晶シリコン ２０１・・・シリコン基板 ２０２・・・ＧＡＴＥ酸化膜 ２０３ ・・・第１ Ｍ ｏ Ｓ ｉ＊膜２０４・・・
第１ Ｍ ｏ Ｓ ｓ ＊膜上の熱酸化膜２０５・・・
シリコン基板上の熱酸化膜２０６・・・第２多結晶シリ
コン 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務 他１名、γ−５ （α） ■） （Ｃ） （↓） 凛１１霞
Claims (1)
- ＭＯＳ型半導体装置の製造方法において、ＧＡＴＥ酸
化工程後、少なくとも、ゲート電極材を堆積する工程と
、該ゲート電極材上に、第１多結晶シリコンを堆積する
工程と、レジストパターンをマスクにして、前記第１多
結晶シリコンと、前記ゲート電極材をエッチングする工
程と、前記第１多結晶シリコンと前記ゲート電極材を一
部酸化する工程と、第１酸化シリコンを堆積する工程と
、前記第１多結晶シリコンと前記ゲート電極材の側壁部
のみに前記第１酸化シリコンをのこしてエッチングする
工程と、第２酸化シリコンを堆積する工程と、レジスト
パターンをマスクにして、前記第２酸化シリコンをエッ
チングする工程と、配線材を堆積する工程とからなるこ
とを特徴とするＭＯＳ型半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14371787A JPH07107934B2 (ja) | 1987-06-09 | 1987-06-09 | Ｍｏｓ型半導体装置の製造方法 |
| KR1019880004752A KR920007787B1 (ko) | 1987-06-09 | 1988-04-27 | 반도체 장치 및 그 제조방법 |
| US07/202,649 US5075762A (en) | 1987-06-09 | 1988-06-07 | Semiconductor device having an inter-layer insulating film disposed between two wiring layers and method of manufacturing the same |
| US07/531,672 US5191402A (en) | 1986-10-27 | 1990-06-01 | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
| US08/487,352 US5612557A (en) | 1986-10-27 | 1995-06-07 | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14371787A JPH07107934B2 (ja) | 1987-06-09 | 1987-06-09 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63307779A true JPS63307779A (ja) | 1988-12-15 |
| JPH07107934B2 JPH07107934B2 (ja) | 1995-11-15 |
Family
ID=15345349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14371787A Expired - Lifetime JPH07107934B2 (ja) | 1986-10-27 | 1987-06-09 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107934B2 (ja) |
-
1987
- 1987-06-09 JP JP14371787A patent/JPH07107934B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07107934B2 (ja) | 1995-11-15 |
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