JPH09171974A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09171974A JPH09171974A JP33220495A JP33220495A JPH09171974A JP H09171974 A JPH09171974 A JP H09171974A JP 33220495 A JP33220495 A JP 33220495A JP 33220495 A JP33220495 A JP 33220495A JP H09171974 A JPH09171974 A JP H09171974A
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Abstract
(57)【要約】
【課題】多層配線構造を有する半導体装置の接続孔に於
て、リーク不良を減らし、接続孔部分の信頼性向上をは
かる。 【解決手段】多層配線半導体装置の接続孔部分におい
て、接続孔内の（特に接続孔底部）のＴｉ、ＴｉＮを層
間絶縁膜を形成する前と、接続孔を形成した後の２回に
分けて形成することを特徴とする。 【効果】コンタクト部のエレクトロマイグレーション試
験などで接続孔に高電流を印加しても、前記Ｔｉ、Ｔｉ
Ｎ及び第１金属配線層が半導体基板中に突き抜けを起こ
すことがない。そのためコンタクトマイグレーション試
験時のリーク不良が減り、信頼性が向上するため、接続
孔の微細化や、多層化に対応することが可能となる。
て、リーク不良を減らし、接続孔部分の信頼性向上をは
かる。 【解決手段】多層配線半導体装置の接続孔部分におい
て、接続孔内の（特に接続孔底部）のＴｉ、ＴｉＮを層
間絶縁膜を形成する前と、接続孔を形成した後の２回に
分けて形成することを特徴とする。 【効果】コンタクト部のエレクトロマイグレーション試
験などで接続孔に高電流を印加しても、前記Ｔｉ、Ｔｉ
Ｎ及び第１金属配線層が半導体基板中に突き抜けを起こ
すことがない。そのためコンタクトマイグレーション試
験時のリーク不良が減り、信頼性が向上するため、接続
孔の微細化や、多層化に対応することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、多層配線構造を有
する半導体装置の製造方法に関するものである。
する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来は、図３の様に、半導体基板と前記
半導体基板上に形成された第１の絶縁膜上に形成された
第１の配線層とを接続するための接続孔を形成する際
に、前記半導体基板上に形成された前記第１の絶縁膜を
フォトリソ、エッチング法で所望の場所に接続孔を形成
し、その後Ｔｉ層、ＴｉＮ層及び第１配線層を連続で接
続孔中に形成した。
半導体基板上に形成された第１の絶縁膜上に形成された
第１の配線層とを接続するための接続孔を形成する際
に、前記半導体基板上に形成された前記第１の絶縁膜を
フォトリソ、エッチング法で所望の場所に接続孔を形成
し、その後Ｔｉ層、ＴｉＮ層及び第１配線層を連続で接
続孔中に形成した。
【０００３】
【発明が解決しようとする課題】しかしながら、配線の
構造の多層化、微細化のなかで、従来の技術では十分に
金属配線の信頼性を確保することは困難になってきた。
例えば金属配線に信頼性試験を行うため、高電流を印加
すると、接続孔底部のＴｉ、ＴｉＮのつきまわりが悪い
ため、Ｔｉ、ＴｉＮなどが前記半導体基板中に突き抜け
てリーク不良が発生するという問題点を有する。
構造の多層化、微細化のなかで、従来の技術では十分に
金属配線の信頼性を確保することは困難になってきた。
例えば金属配線に信頼性試験を行うため、高電流を印加
すると、接続孔底部のＴｉ、ＴｉＮのつきまわりが悪い
ため、Ｔｉ、ＴｉＮなどが前記半導体基板中に突き抜け
てリーク不良が発生するという問題点を有する。
【０００４】そこで本発明はかかる問題を解決するもの
で、その目的とするところは接続孔の底部に形成されて
いるＴＩ、ＴＩＮを前記第１の絶縁膜を形成する前に形
成することによりつきまわりを良くし、接続孔部分の信
頼性向上を可能にするところにある。
で、その目的とするところは接続孔の底部に形成されて
いるＴＩ、ＴＩＮを前記第１の絶縁膜を形成する前に形
成することによりつきまわりを良くし、接続孔部分の信
頼性向上を可能にするところにある。
【０００５】
【課題を解決するための手段】半導体基板のソース、ド
レイン領域上に形成された第１の層間絶縁膜に層間絶縁
膜上に形成される第１の配線との接続孔を形成するに際
して、先ず、前記半導体基板上にＴｉ層及びＴｉＮ層を
ウエハー全面に形成し、その後フォトリソグラフィー及
びエッチング工程によりソース、ドレイン領域上のみに
前記Ｔｉ層及びＴｉＮ層を残す工程。次に前記第１の層
間絶縁膜を形成し、前記第１の層間絶縁膜の所望の場所
に接続孔を設ける工程。その後、再びＴｉ層及びＴｉＮ
層、及び第１金属配線層を形成し、フォト、エッチング
工程により所望の配線パターンに形成する。また、半導
体基板上のソース、ドレイン領域上に形成された第１の
層間絶縁膜に層間絶縁膜上に形成される第１の配線との
接続孔を形成するに際して、少なくとも前記半導体基板
上のソース、ドレイン領域上にスパッタ法を用いてＴｉ
を形成する工程。次に熱処理を行うことにより、チタン
シリサイドを形成する工程。未反応チタンを除去し、前
記ゲート電極、ソース、ドレイン領域のみに前記チタン
シリサイドを形成する工程。次に前記第１の層間絶縁膜
を形成し、前記第１の層間絶縁膜の所望の場所に接続孔
を設ける工程。その後、再びＴｉ層及びＴｉＮ層、及び
前記第１金属配線層を形成し、フォト、エッチング工程
により所望の配線パターンに形成する。
レイン領域上に形成された第１の層間絶縁膜に層間絶縁
膜上に形成される第１の配線との接続孔を形成するに際
して、先ず、前記半導体基板上にＴｉ層及びＴｉＮ層を
ウエハー全面に形成し、その後フォトリソグラフィー及
びエッチング工程によりソース、ドレイン領域上のみに
前記Ｔｉ層及びＴｉＮ層を残す工程。次に前記第１の層
間絶縁膜を形成し、前記第１の層間絶縁膜の所望の場所
に接続孔を設ける工程。その後、再びＴｉ層及びＴｉＮ
層、及び第１金属配線層を形成し、フォト、エッチング
工程により所望の配線パターンに形成する。また、半導
体基板上のソース、ドレイン領域上に形成された第１の
層間絶縁膜に層間絶縁膜上に形成される第１の配線との
接続孔を形成するに際して、少なくとも前記半導体基板
上のソース、ドレイン領域上にスパッタ法を用いてＴｉ
を形成する工程。次に熱処理を行うことにより、チタン
シリサイドを形成する工程。未反応チタンを除去し、前
記ゲート電極、ソース、ドレイン領域のみに前記チタン
シリサイドを形成する工程。次に前記第１の層間絶縁膜
を形成し、前記第１の層間絶縁膜の所望の場所に接続孔
を設ける工程。その後、再びＴｉ層及びＴｉＮ層、及び
前記第１金属配線層を形成し、フォト、エッチング工程
により所望の配線パターンに形成する。
【０００６】
【発明の実施の形態】図１（ａ）から図１（ｄ）は、本
発明の一実施例（請求項１）における製造方法での製造
工程ごとの主要断面図である。図２（ａ）から図２
（ｄ）は本発明の一実施例（請求項２）における製造方
法による製造工程毎の主要断面図である。図３（ａ）か
ら図３（ｄ）は従来条件における製造方法による製造工
程毎の主要断面図である。
発明の一実施例（請求項１）における製造方法での製造
工程ごとの主要断面図である。図２（ａ）から図２
（ｄ）は本発明の一実施例（請求項２）における製造方
法による製造工程毎の主要断面図である。図３（ａ）か
ら図３（ｄ）は従来条件における製造方法による製造工
程毎の主要断面図である。
【０００７】実施例の全図において、同一の機能を有す
るものには、同一の符号を付け、その繰り返しの説明は
省略する。以下、図１（ａ）から図１（ｄ）に従い、製
造方法を順に説明していく。
るものには、同一の符号を付け、その繰り返しの説明は
省略する。以下、図１（ａ）から図１（ｄ）に従い、製
造方法を順に説明していく。
【０００８】（発明の実施の形態１）次に図１に従い
（請求項１）の説明をする。まず、図１（ａ）の如く、
半導体基板１０１上に酸化雰囲気中で１０００度、２３
０分の条件で２０ｎｍ程度の第１シリコン酸化膜層を形
成する。次ぎにウエル拡散層を形成するためにフォトレ
ジストを塗布し、投影露光法を用いてパターニングを行
い、イオン注入法を用いてボロンを６０〜１００ｋｅ
Ｖ、１×１０12〜１×１０13程度注入し、前記フォトレ
ジスト除去後拡散法を用いてウエル拡散層を形成する。
続いてＣＶＤ法で１００〜３００ｎｍ程度のシリコン窒
化膜層を形成した後フォトレジストを塗布し、前記フォ
トレジストをパターニングし、ＳＦ６、ＣＦ４等のエッ
チングガスを用い、前記シリコン酸化膜層素子分離を形
成する領域のみ前記シリコン窒化膜層をドライエッチン
グにて除去する。次ぎにフォトレジスト除去後、前記シ
リコン窒化膜をマスクに酸化雰囲気中で、９００度〜１
２００度、６０〜２００分の条件で熱酸化させることで
素子分離シリコン酸化膜１０２を形成し、熱燐酸等で前
記シリコン窒化膜層を除去し、さらにゲート酸化前の基
板表面の不純物除去のために熱酸化を行い、２０〜４０
ｎｍ程度の第２シリコン酸化膜を形成する。次にフォト
レジストを塗布し、投影露光法を用いた後にＮチャネル
トランジスタが形成される領域をパターニングし、イオ
ン注入法により３０〜５０ｋｅＶ、１×１０12〜１×１
０13の条件で注入する。例えばＨＦとＨ２Ｏの比が１：
１０の混合液で前記第２シリコン酸化膜を除去し、熱酸
化法を用いて８０〜１００ｎｍ程度のゲート酸化膜１０
４を形成し、更にＣＶＤ法を用い１００〜５００ｎｍ程
度の多結晶シリコン層を形成し、フォトレジストを塗布
し、パターニング後ドライエッチングを行いゲート電極
１０５を形成し、前記フォトレジストを除去する。次ぎ
にゲート電極、ソース及びドレイン領域全てをシリサイ
ド化した場合のゲート電極−ソース、ドレイン領域間の
ショート防止のために、ＣＶＤ法を用い酸化膜を２００
ｎｍ程度形成し、ドライエッチングを行いサイドウオー
ル１０５を形成する。次ぎにＭＯＳ型トランジスターの
ソース、ドレイン領域の形成、及びゲート電極１０４中
への不純物の注入を行うために、フォトレジストを塗布
し、Ｎチャネルトランジスタを形成する領域をパターニ
ングする。この際、ゲート電極１０４への一部へは隣を
注入しないように前記フォトレジストのパターニングを
しておく。次ぎにイオン注入法で隣を２５ｋｅＶ、１×
１０15〜１×１０16注入し、高濃度Ｎ型拡散層であるソ
ース、ドレイン領域１０６を形成し、前記フォトレジス
トを除去する。次ぎに不純物の活性化を行うために、窒
素雰囲気中で８５０度〜９００度、２０〜３０分程度熱
処理をする。次ぎに図１（ｂ）のごとくスパッタ法を用
いてチタンを３５〜６０ｎｍ程度形成する。次に図１
（ｃ）のごとくハロゲンランプアニーラーを用い、６５
０度〜７５０度、１５〜６０秒程度の熱処理を行う。ゲ
ート電極、ソース及びドレイン領域にチタンサリダイド
１０７を形成し選択エッチングを行いサイドウオール上
の未反応チタンを除去する。以上Ｎチャネルトランジス
タの形成方法を主に説明したが、Ｐチャネルトランジス
タの形成もイオン種を変えて同様に形成する。次に化学
的気相成長（ＣＶＤ）法により厚さ約８００ｎｍの二酸
化シリコン膜からなる絶縁膜１０４を形成する。次に図
１（ｃ）の如くフォトレジストをマスク材として用いた
フォトリソグラフィーと、エッチング工程を施すことに
より、直径約０．７ｕｍの接続孔を形成する。つぎに図
１（ｄ）の如くスパッタ法により厚さ４０ｎｍ程度の第
１層間絶縁膜１０８と、Ｔｉ１０９を１５０オングスト
ローム程度、ＴｉＮ１１０を３００オングストローム程
度、厚さ５００ｎｍ程度の第１金属配線層１１１を全面
に形成する。次に前記第１金属配線層をフォトリソグラ
フィー、エッチング法により、所望のパターンに形成す
る。
（請求項１）の説明をする。まず、図１（ａ）の如く、
半導体基板１０１上に酸化雰囲気中で１０００度、２３
０分の条件で２０ｎｍ程度の第１シリコン酸化膜層を形
成する。次ぎにウエル拡散層を形成するためにフォトレ
ジストを塗布し、投影露光法を用いてパターニングを行
い、イオン注入法を用いてボロンを６０〜１００ｋｅ
Ｖ、１×１０12〜１×１０13程度注入し、前記フォトレ
ジスト除去後拡散法を用いてウエル拡散層を形成する。
続いてＣＶＤ法で１００〜３００ｎｍ程度のシリコン窒
化膜層を形成した後フォトレジストを塗布し、前記フォ
トレジストをパターニングし、ＳＦ６、ＣＦ４等のエッ
チングガスを用い、前記シリコン酸化膜層素子分離を形
成する領域のみ前記シリコン窒化膜層をドライエッチン
グにて除去する。次ぎにフォトレジスト除去後、前記シ
リコン窒化膜をマスクに酸化雰囲気中で、９００度〜１
２００度、６０〜２００分の条件で熱酸化させることで
素子分離シリコン酸化膜１０２を形成し、熱燐酸等で前
記シリコン窒化膜層を除去し、さらにゲート酸化前の基
板表面の不純物除去のために熱酸化を行い、２０〜４０
ｎｍ程度の第２シリコン酸化膜を形成する。次にフォト
レジストを塗布し、投影露光法を用いた後にＮチャネル
トランジスタが形成される領域をパターニングし、イオ
ン注入法により３０〜５０ｋｅＶ、１×１０12〜１×１
０13の条件で注入する。例えばＨＦとＨ２Ｏの比が１：
１０の混合液で前記第２シリコン酸化膜を除去し、熱酸
化法を用いて８０〜１００ｎｍ程度のゲート酸化膜１０
４を形成し、更にＣＶＤ法を用い１００〜５００ｎｍ程
度の多結晶シリコン層を形成し、フォトレジストを塗布
し、パターニング後ドライエッチングを行いゲート電極
１０５を形成し、前記フォトレジストを除去する。次ぎ
にゲート電極、ソース及びドレイン領域全てをシリサイ
ド化した場合のゲート電極−ソース、ドレイン領域間の
ショート防止のために、ＣＶＤ法を用い酸化膜を２００
ｎｍ程度形成し、ドライエッチングを行いサイドウオー
ル１０５を形成する。次ぎにＭＯＳ型トランジスターの
ソース、ドレイン領域の形成、及びゲート電極１０４中
への不純物の注入を行うために、フォトレジストを塗布
し、Ｎチャネルトランジスタを形成する領域をパターニ
ングする。この際、ゲート電極１０４への一部へは隣を
注入しないように前記フォトレジストのパターニングを
しておく。次ぎにイオン注入法で隣を２５ｋｅＶ、１×
１０15〜１×１０16注入し、高濃度Ｎ型拡散層であるソ
ース、ドレイン領域１０６を形成し、前記フォトレジス
トを除去する。次ぎに不純物の活性化を行うために、窒
素雰囲気中で８５０度〜９００度、２０〜３０分程度熱
処理をする。次ぎに図１（ｂ）のごとくスパッタ法を用
いてチタンを３５〜６０ｎｍ程度形成する。次に図１
（ｃ）のごとくハロゲンランプアニーラーを用い、６５
０度〜７５０度、１５〜６０秒程度の熱処理を行う。ゲ
ート電極、ソース及びドレイン領域にチタンサリダイド
１０７を形成し選択エッチングを行いサイドウオール上
の未反応チタンを除去する。以上Ｎチャネルトランジス
タの形成方法を主に説明したが、Ｐチャネルトランジス
タの形成もイオン種を変えて同様に形成する。次に化学
的気相成長（ＣＶＤ）法により厚さ約８００ｎｍの二酸
化シリコン膜からなる絶縁膜１０４を形成する。次に図
１（ｃ）の如くフォトレジストをマスク材として用いた
フォトリソグラフィーと、エッチング工程を施すことに
より、直径約０．７ｕｍの接続孔を形成する。つぎに図
１（ｄ）の如くスパッタ法により厚さ４０ｎｍ程度の第
１層間絶縁膜１０８と、Ｔｉ１０９を１５０オングスト
ローム程度、ＴｉＮ１１０を３００オングストローム程
度、厚さ５００ｎｍ程度の第１金属配線層１１１を全面
に形成する。次に前記第１金属配線層をフォトリソグラ
フィー、エッチング法により、所望のパターンに形成す
る。
【０００９】（発明の実施の形態２）次に図２に従い
（請求項２）の説明をする。まず、図２（ａ）の如く、
半導体基板２０１上に酸化雰囲気中で１０００度、２３
０分の条件で２０ｎｍ程度の第１シリコン酸化膜層を形
成する。次ぎにウエル拡散層を形成するためにフォトレ
ジストを塗布し、投影露光法を用いてパターニングを行
い、イオン注入法を用いてボロンを６０〜１００ｋｅ
Ｖ、１×１０12〜１×１０13程度注入し、前記フォトレ
ジスト除去後拡散法を用いてウエル拡散層を形成する。
続いてＣＶＤ法で１００〜３００ｎｍ程度のシリコン窒
化膜層を形成した後フォトレジストを塗布し、前記フォ
トレジストをパターニングし、ＳＦ６、ＣＦ４等のエッ
チングガスを用い、前記素子分離シリコン酸化膜を形成
する領域のみ前記シリコン窒化膜層をドライエッチング
にて除去する。次ぎにフォトレジスト除去後、前記シリ
コン窒化膜をマスクに酸化雰囲気中で、９００度〜１２
００度、６０〜２００分の条件で熱酸化させることで素
子分離シリコン酸化膜２０２を形成し、熱燐酸等で前記
シリコン窒化膜層を除去し、さらにゲート酸化前の基板
表面の不純物除去のために熱酸化を行い、２０〜４０ｎ
ｍ程度の第２シリコン酸化膜を形成する。次にフォトレ
ジストを塗布し、投影露光法を用いた後にＮチャネルト
ランジスタが形成される領域をパターニングし、イオン
注入法により３０〜５０ｋｅＶ、１×１０12〜１×１０
13の条件で注入する。例えばＨＦとＨ２Ｏの比が１：１
０の混合液で前記第２シリコン酸化膜を除去し、熱酸化
法を用いて８０〜１００ｎｍ程度のゲート酸化膜２０３
を形成し、更にＣＶＤ法を用い１００〜５００ｎｍ程度
の多結晶シリコン層を形成し、フォトレジストを塗布
し、パターニング後ドライエッチングを行いゲート電極
２０４を形成し、前記フォトレジストを除去する。次に
ＣＶＤ法を用い酸化膜を２００ｎｍ程度形成し、ドライ
エッチングを行いサイドウオール２０５を形成する。次
ぎにＭＯＳ型トランジスターのソース、ドレイン領域の
形成、及びゲート電極２０４中への不純物の注入を行う
ために、フォトレジストを塗布し、Ｎチャネルトランジ
スタを形成する領域をパターニングする。この際、ゲー
ト電極２０４への一部へは隣を注入しないように前記フ
ォトレジストのパターニングをしておく。次ぎにイオン
注入法で隣を２５ｋｅＶ、１×１０15〜１×１０16注入
し、高濃度Ｎ型拡散層であるソース、ドレイン領域２０
６を形成し、前記フォトレジストを除去する。次ぎに不
純物の活性化を行うために、窒素雰囲気中で８５０度〜
９００度、２０〜３０分程度熱処理をする。以上Ｎチャ
ネルトランジスタの形成方法を主に説明したが、Ｐチャ
ネルトランジスタの形成もイオン種を変えて同様に形成
する。次ぎに図２（ｄ）の如くスパッタ法によりＴｉ１
０８を１５０オングストローム程度、ＴｉＮ１０９を３
００オングストローム程度全面に形成する。次にマスク
を用いてフォトリソ、エッチング工程によりアクティブ
領域のみに前記Ｔｉ１０８及び前記ＴｉＮ１０９が残る
ように形成する。次に厚さ４０ｎｍ程度の第１層間絶縁
膜２０７と、次に化学的気相成長（ＣＶＤ）法により厚
さ約８００ｎｍの二酸化シリコン膜からなる層間絶縁膜
２０７を形成する。次に図２（ｃ）の如くフォトレジス
トをマスク材として用いたフォトリソグラフィーと、エ
ッチング工程を施すことにより、直径約０．７ｕｍの接
続孔２１１を形成する。次に厚さ５００ｎｍの第１金属
配線層２０１を形成する。次にフォトレジストをマスク
材として用いたフォトリソグラフィーと、エッチング工
程を施すことにより、所望のパターンに形成する。以上
が前記接続孔２１１の内壁部（特に接続孔底部）のＴｉ
２０８、ＴｉＮ２０９、第１金属配線層２１０のつきま
わりを良くすることを特徴とする製造方法である。
（請求項２）の説明をする。まず、図２（ａ）の如く、
半導体基板２０１上に酸化雰囲気中で１０００度、２３
０分の条件で２０ｎｍ程度の第１シリコン酸化膜層を形
成する。次ぎにウエル拡散層を形成するためにフォトレ
ジストを塗布し、投影露光法を用いてパターニングを行
い、イオン注入法を用いてボロンを６０〜１００ｋｅ
Ｖ、１×１０12〜１×１０13程度注入し、前記フォトレ
ジスト除去後拡散法を用いてウエル拡散層を形成する。
続いてＣＶＤ法で１００〜３００ｎｍ程度のシリコン窒
化膜層を形成した後フォトレジストを塗布し、前記フォ
トレジストをパターニングし、ＳＦ６、ＣＦ４等のエッ
チングガスを用い、前記素子分離シリコン酸化膜を形成
する領域のみ前記シリコン窒化膜層をドライエッチング
にて除去する。次ぎにフォトレジスト除去後、前記シリ
コン窒化膜をマスクに酸化雰囲気中で、９００度〜１２
００度、６０〜２００分の条件で熱酸化させることで素
子分離シリコン酸化膜２０２を形成し、熱燐酸等で前記
シリコン窒化膜層を除去し、さらにゲート酸化前の基板
表面の不純物除去のために熱酸化を行い、２０〜４０ｎ
ｍ程度の第２シリコン酸化膜を形成する。次にフォトレ
ジストを塗布し、投影露光法を用いた後にＮチャネルト
ランジスタが形成される領域をパターニングし、イオン
注入法により３０〜５０ｋｅＶ、１×１０12〜１×１０
13の条件で注入する。例えばＨＦとＨ２Ｏの比が１：１
０の混合液で前記第２シリコン酸化膜を除去し、熱酸化
法を用いて８０〜１００ｎｍ程度のゲート酸化膜２０３
を形成し、更にＣＶＤ法を用い１００〜５００ｎｍ程度
の多結晶シリコン層を形成し、フォトレジストを塗布
し、パターニング後ドライエッチングを行いゲート電極
２０４を形成し、前記フォトレジストを除去する。次に
ＣＶＤ法を用い酸化膜を２００ｎｍ程度形成し、ドライ
エッチングを行いサイドウオール２０５を形成する。次
ぎにＭＯＳ型トランジスターのソース、ドレイン領域の
形成、及びゲート電極２０４中への不純物の注入を行う
ために、フォトレジストを塗布し、Ｎチャネルトランジ
スタを形成する領域をパターニングする。この際、ゲー
ト電極２０４への一部へは隣を注入しないように前記フ
ォトレジストのパターニングをしておく。次ぎにイオン
注入法で隣を２５ｋｅＶ、１×１０15〜１×１０16注入
し、高濃度Ｎ型拡散層であるソース、ドレイン領域２０
６を形成し、前記フォトレジストを除去する。次ぎに不
純物の活性化を行うために、窒素雰囲気中で８５０度〜
９００度、２０〜３０分程度熱処理をする。以上Ｎチャ
ネルトランジスタの形成方法を主に説明したが、Ｐチャ
ネルトランジスタの形成もイオン種を変えて同様に形成
する。次ぎに図２（ｄ）の如くスパッタ法によりＴｉ１
０８を１５０オングストローム程度、ＴｉＮ１０９を３
００オングストローム程度全面に形成する。次にマスク
を用いてフォトリソ、エッチング工程によりアクティブ
領域のみに前記Ｔｉ１０８及び前記ＴｉＮ１０９が残る
ように形成する。次に厚さ４０ｎｍ程度の第１層間絶縁
膜２０７と、次に化学的気相成長（ＣＶＤ）法により厚
さ約８００ｎｍの二酸化シリコン膜からなる層間絶縁膜
２０７を形成する。次に図２（ｃ）の如くフォトレジス
トをマスク材として用いたフォトリソグラフィーと、エ
ッチング工程を施すことにより、直径約０．７ｕｍの接
続孔２１１を形成する。次に厚さ５００ｎｍの第１金属
配線層２０１を形成する。次にフォトレジストをマスク
材として用いたフォトリソグラフィーと、エッチング工
程を施すことにより、所望のパターンに形成する。以上
が前記接続孔２１１の内壁部（特に接続孔底部）のＴｉ
２０８、ＴｉＮ２０９、第１金属配線層２１０のつきま
わりを良くすることを特徴とする製造方法である。
【００１０】以上本発明者によってなされた発明を、前
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。例え
ば、第１金属配線層の主成分は、アルミニウムの他、
銅、金、銀、亜鉛、白金、鉄でも同様の効果が得られ
る。また、前記Ｔｉは、チタニウム、タングステン、モ
リブデン、チッ化チタン、チッ化タングステン、チッ化
モリブデンであっても同様の効果が得られる。
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。例え
ば、第１金属配線層の主成分は、アルミニウムの他、
銅、金、銀、亜鉛、白金、鉄でも同様の効果が得られ
る。また、前記Ｔｉは、チタニウム、タングステン、モ
リブデン、チッ化チタン、チッ化タングステン、チッ化
モリブデンであっても同様の効果が得られる。
【００１１】
【発明の効果】以上述べた様に、本発明によれば接続孔
内の（特に接続孔底部）のＴｉ、ＴｉＮ及び第１金属配
線層を層間絶縁膜を形成する前と、接続孔を形成した後
の２回に分けて形成することにより、金属配線層に高電
流を印加しても、前記Ｔｉ、ＴｉＮ及び第１金属配線層
が半導体基板中に突き抜けを起こすことがない。そのた
め接続孔の信頼性、特にコンタクトマイグレーション試
験時のリーク不良が減り、接続孔の微細化や、多層化に
対応することが可能となる。
内の（特に接続孔底部）のＴｉ、ＴｉＮ及び第１金属配
線層を層間絶縁膜を形成する前と、接続孔を形成した後
の２回に分けて形成することにより、金属配線層に高電
流を印加しても、前記Ｔｉ、ＴｉＮ及び第１金属配線層
が半導体基板中に突き抜けを起こすことがない。そのた
め接続孔の信頼性、特にコンタクトマイグレーション試
験時のリーク不良が減り、接続孔の微細化や、多層化に
対応することが可能となる。
【図１】本発明の半導体装置の製造方法の一例を工程順
に説明するための主要断面図である。
に説明するための主要断面図である。
【図２】本発明の半導体装置の製造方法の一例を工程順
に説明するための主要断面図である。
に説明するための主要断面図である。
【図３】従来の半導体装置の製造方法の一例を工程順に
説明するための主要断面図である。
説明するための主要断面図である。
１０１、２０１、３０１・・・半導体基板 １０２、２０２、３０２・・・素子分離シリコン酸化膜 １０３、２０３、３０３・・・ゲート酸化膜 １０４、２０４、３０４・・・ゲート電極 １０５、２０５、３０５・・・サイドウオール １０６、２０６、３０６・・・ソース、ドレイン領域 １０７ ・・・チタンシリサイド １０８、２０７、３０７・・・第１層間絶縁膜 １０９、２０８、３０８・・・Ｔｉ １１０、２０９、３０９・・・ＴｉＮ １１１、２１０、３１０・・・第１金属配線層 １１２、２１１、３１１・・・接続孔
Claims (2)
- 【請求項１】半導体基板のソース、ドレイン領域上に形
成された第１の層間絶縁膜に層間絶縁膜上に形成される
第１の配線との接続孔を形成するに際して、先ず、前記
半導体基板上にＴｉ層及びＴｉＮ層を、ソース、ドレイ
ン領域上に形成する工程。次に前記第１の層間絶縁膜を
形成し、前記第１の層間絶縁膜の所望の場所に接続孔を
設ける工程。その後、再びＴｉ層及びＴｉＮ層、及び第
１金属配線層を所望の配線パターンに形成する工程を含
むことを特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板上のソース、ドレイン領域上に
形成された第１の層間絶縁膜に層間絶縁膜上に形成され
る第１の配線との接続孔を形成するに際して、ゲート電
極、ソース、ドレイン領域にチタンシリサイドを形成す
る工程。次に前記第１の層間絶縁膜を形成し、前記第１
の層間絶縁膜の所望の場所に接続孔を設ける工程。その
後、再びＴｉ層及びＴｉＮ層、及び前記第１金属配線層
を配線パターンに形成する工程を含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33220495A JPH09171974A (ja) | 1995-12-20 | 1995-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33220495A JPH09171974A (ja) | 1995-12-20 | 1995-12-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09171974A true JPH09171974A (ja) | 1997-06-30 |
Family
ID=18252348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33220495A Pending JPH09171974A (ja) | 1995-12-20 | 1995-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09171974A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7691654B2 (en) | 2005-02-04 | 2010-04-06 | Seiko Epson Corporation | Method for manufacturing active matrix substrate, active matrix substrate, electro-optical device and electronic apparatus |
-
1995
- 1995-12-20 JP JP33220495A patent/JPH09171974A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7691654B2 (en) | 2005-02-04 | 2010-04-06 | Seiko Epson Corporation | Method for manufacturing active matrix substrate, active matrix substrate, electro-optical device and electronic apparatus |
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