JPH09191078A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09191078A JPH09191078A JP8001145A JP114596A JPH09191078A JP H09191078 A JPH09191078 A JP H09191078A JP 8001145 A JP8001145 A JP 8001145A JP 114596 A JP114596 A JP 114596A JP H09191078 A JPH09191078 A JP H09191078A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
Abstract
(57)【要約】
【目的】 ポリシリコンを用いた容量素子を１回のポリ
シリコン膜の堆積により形成しうるようにする。 【構成】 シリコン基板１上に素子分離絶縁膜２を形成
し、その上にポリシリコン膜３を堆積し、酸素イオン４
を酸化膜がポリシリコン膜中に形成される深さに高濃度
にイオン注入する（ａ）。熱処理を行ってポリシリコン
膜３中にシリコン酸化膜５を形成し（ｂ）、フォトレジ
スト膜６ａをマスクとしてポリシリコン膜の上層部分と
シリコン酸化膜５をパターニングする（ｃ）。フォトレ
ジスト膜６ｂを用いてポリシリコン膜の下層部分をパタ
ーニングする（ｄ）。層間絶縁膜７を形成して、コンタ
クトホール開口した後、Ａｌ配線８を形成し、パッシベ
ーション膜９を形成する（ｅ）。
シリコン膜の堆積により形成しうるようにする。 【構成】 シリコン基板１上に素子分離絶縁膜２を形成
し、その上にポリシリコン膜３を堆積し、酸素イオン４
を酸化膜がポリシリコン膜中に形成される深さに高濃度
にイオン注入する（ａ）。熱処理を行ってポリシリコン
膜３中にシリコン酸化膜５を形成し（ｂ）、フォトレジ
スト膜６ａをマスクとしてポリシリコン膜の上層部分と
シリコン酸化膜５をパターニングする（ｃ）。フォトレ
ジスト膜６ｂを用いてポリシリコン膜の下層部分をパタ
ーニングする（ｄ）。層間絶縁膜７を形成して、コンタ
クトホール開口した後、Ａｌ配線８を形成し、パッシベ
ーション膜９を形成する（ｅ）。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、容量素子の混載された半導体装置のの製造
方法に関するものである。
方法に関し、容量素子の混載された半導体装置のの製造
方法に関するものである。
【０００２】
【従来の技術】半導体装置には、トランジスタ等の半導
体素子の外に容量素子や抵抗等の受動素子が混載される
場合がある。図４は、この種容量素子の従来の製造方法
を示す工程順断面図である。まず、シリコン基板１上
に、熱酸化法により厚い素子分離絶縁膜２を形成し、そ
の上にプラズマＣＶＤ（Chemical Vapor Deposition ）
法により、膜厚２５００Å程度のポリシリコン膜３ａを
堆積する〔図４（ａ）〕。
体素子の外に容量素子や抵抗等の受動素子が混載される
場合がある。図４は、この種容量素子の従来の製造方法
を示す工程順断面図である。まず、シリコン基板１上
に、熱酸化法により厚い素子分離絶縁膜２を形成し、そ
の上にプラズマＣＶＤ（Chemical Vapor Deposition ）
法により、膜厚２５００Å程度のポリシリコン膜３ａを
堆積する〔図４（ａ）〕。
【０００３】ポリシリコン膜３ａ上にフォトレジスト膜
６ｅを形成し、これをマスクとしてポリシリコン膜３ａ
の不要部分をエッチング除去する〔図４（ｂ）〕。次い
で、熱酸化法等により、ポリシリコン膜３ａ上にシリコ
ン酸化膜５を形成する〔図４（ｃ）〕。さらにその上
に、プラズマＣＶＤ法により、膜厚１５００Å程度のポ
リシリコン膜３ｂを堆積する〔図４（ｄ）〕。ポリシリ
コン膜３ｂ上にフォトレジスト膜６ｆを形成し、これを
マスクとしてポリシリコン膜３ｂおよびシリコン酸化膜
５の不要部分をエッチング除去する〔図４（ｅ）〕。
６ｅを形成し、これをマスクとしてポリシリコン膜３ａ
の不要部分をエッチング除去する〔図４（ｂ）〕。次い
で、熱酸化法等により、ポリシリコン膜３ａ上にシリコ
ン酸化膜５を形成する〔図４（ｃ）〕。さらにその上
に、プラズマＣＶＤ法により、膜厚１５００Å程度のポ
リシリコン膜３ｂを堆積する〔図４（ｄ）〕。ポリシリ
コン膜３ｂ上にフォトレジスト膜６ｆを形成し、これを
マスクとしてポリシリコン膜３ｂおよびシリコン酸化膜
５の不要部分をエッチング除去する〔図４（ｅ）〕。
【０００４】その後、ＣＶＤ法により、膜厚１．０μｍ
程度の層間絶縁膜７を堆積し、コンタクトホールを開口
した後、スパッタ法によりアルミニウムを堆積し、これ
をパターニングしてＡｌ配線８を形成する。最後に、プ
ラズマＣＶＤ法により、パッシベーション膜９を形成す
る〔図４（ｆ）〕。
程度の層間絶縁膜７を堆積し、コンタクトホールを開口
した後、スパッタ法によりアルミニウムを堆積し、これ
をパターニングしてＡｌ配線８を形成する。最後に、プ
ラズマＣＶＤ法により、パッシベーション膜９を形成す
る〔図４（ｆ）〕。
【０００５】
【発明が解決しようとする課題】上述した従来のポリシ
リコンを用いた容量素子の形成方法では、ポリシリコン
膜を２回に分けて堆積しなければならないため、容量素
子を混載した半導体装置の製造工程が長くなるという問
題点があった。したがって、本発明の解決すべき課題
は、ポリシリコンを用いた容量素子を混載した半導体装
置をより少ないポリシリコン堆積回数により形成しうる
ようにすることである。
リコンを用いた容量素子の形成方法では、ポリシリコン
膜を２回に分けて堆積しなければならないため、容量素
子を混載した半導体装置の製造工程が長くなるという問
題点があった。したがって、本発明の解決すべき課題
は、ポリシリコンを用いた容量素子を混載した半導体装
置をより少ないポリシリコン堆積回数により形成しうる
ようにすることである。
【０００６】
【課題を解決するための手段】上記の課題は、ポリシリ
コン膜中にイオン注入法によりシリコン酸化膜等からな
る誘電体膜を形成することによって解決することができ
る。
コン膜中にイオン注入法によりシリコン酸化膜等からな
る誘電体膜を形成することによって解決することができ
る。
【０００７】
【発明の実施の形態】本発明による半導体装置の製造方
法は、 半導体基板の絶縁膜上にポリシリコン膜を堆積する
工程と、 該ポリシリコン膜上より該ポリシリコン膜の中間部
に誘電体膜を形成するためのイオンを注入する工程と、 熱処理を行って前記ポリシリコン膜中に誘電体膜を
形成する工程と、 前記ポリシリコン膜をパターニングして容量素子を
形成する工程と、を含んで構成される。上記構成の本発
明によれば、１回のポリシリコンの堆積により、ポリシ
リコン膜の容量素子を形成することが可能になる。
法は、 半導体基板の絶縁膜上にポリシリコン膜を堆積する
工程と、 該ポリシリコン膜上より該ポリシリコン膜の中間部
に誘電体膜を形成するためのイオンを注入する工程と、 熱処理を行って前記ポリシリコン膜中に誘電体膜を
形成する工程と、 前記ポリシリコン膜をパターニングして容量素子を
形成する工程と、を含んで構成される。上記構成の本発
明によれば、１回のポリシリコンの堆積により、ポリシ
リコン膜の容量素子を形成することが可能になる。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例を示す
工程順断面図である。まず、シリコン基板１上に、例え
ば９８０℃、４８０分のウェット熱酸化により、膜厚
１．０μｍの素子分離絶縁膜２を形成する。次に、この
素子分離絶縁膜２上に、プラズマＣＶＤ法により、例え
ば膜厚５０００Åのポリシリコン膜３を堆積する。次
に、ポリシリコン膜中に誘電体膜を形成するためのイオ
ン、例えば酸素イオン４を、ドーズ量：１Ｅ１５〜１Ｅ
１８、エネルギー：１００〜１５０ｋｅＶの条件で打ち
込む〔図１（ａ）〕。この注入条件では、酸素イオンの
ピーク分布深さは２５００Åとなる。
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例を示す
工程順断面図である。まず、シリコン基板１上に、例え
ば９８０℃、４８０分のウェット熱酸化により、膜厚
１．０μｍの素子分離絶縁膜２を形成する。次に、この
素子分離絶縁膜２上に、プラズマＣＶＤ法により、例え
ば膜厚５０００Åのポリシリコン膜３を堆積する。次
に、ポリシリコン膜中に誘電体膜を形成するためのイオ
ン、例えば酸素イオン４を、ドーズ量：１Ｅ１５〜１Ｅ
１８、エネルギー：１００〜１５０ｋｅＶの条件で打ち
込む〔図１（ａ）〕。この注入条件では、酸素イオンの
ピーク分布深さは２５００Åとなる。
【０００９】その後、例えば９００℃、８０〜１００分
の熱処理を行うと、打ち込まれた酸素イオンがシリコン
と反応してポリシリコン膜３中に膜厚５００〜１５００
Å程度のシリコン酸化膜５が形成される〔図１
（ｂ）〕。次に、フォトレジスト膜６ａを形成し、これ
をマスクとしてポリシリコン膜の上層部分とシリコン酸
化膜５をパターニングし〔図１（ｃ）〕、続いて、フォ
トレジスト膜６ｂを形成し、これをマスクとしてポリシ
リコン膜の下層部の不要部分をエッチング除去する〔図
１（ｄ）〕。
の熱処理を行うと、打ち込まれた酸素イオンがシリコン
と反応してポリシリコン膜３中に膜厚５００〜１５００
Å程度のシリコン酸化膜５が形成される〔図１
（ｂ）〕。次に、フォトレジスト膜６ａを形成し、これ
をマスクとしてポリシリコン膜の上層部分とシリコン酸
化膜５をパターニングし〔図１（ｃ）〕、続いて、フォ
トレジスト膜６ｂを形成し、これをマスクとしてポリシ
リコン膜の下層部の不要部分をエッチング除去する〔図
１（ｄ）〕。
【００１０】その後、プラズマＣＶＤ法により、膜厚約
１．０μｍの層間絶縁膜７を堆積し、コンタクトホール
を開口した後、スパッタ法によりアルミニウムを堆積
し、これをパターニングしてＡｌ配線８を形成する。最
後に、プラズマＣＶＤ法により、膜厚約１．０μｍのパ
ッシベーション膜９を形成する〔図１（ｅ）〕。この結
果、２００Ｅ−１８〜７００Ｅ−１８Ｆ／μｍ2 （０．
２〜０．７ｆＦ／μｍ2 ）の容量素子を形成することが
できた。
１．０μｍの層間絶縁膜７を堆積し、コンタクトホール
を開口した後、スパッタ法によりアルミニウムを堆積
し、これをパターニングしてＡｌ配線８を形成する。最
後に、プラズマＣＶＤ法により、膜厚約１．０μｍのパ
ッシベーション膜９を形成する〔図１（ｅ）〕。この結
果、２００Ｅ−１８〜７００Ｅ−１８Ｆ／μｍ2 （０．
２〜０．７ｆＦ／μｍ2 ）の容量素子を形成することが
できた。
【００１１】［第２の実施例］図２は、本発明の第２の
実施例を示す工程順断面図である。まず、シリコン基板
１上に、選択的にシリコン窒化膜（図示なし）を形成
し、これをマスクとして例えば９８０℃、４８０分のウ
ェット熱酸化を行って、膜厚１．０μｍの素子分離絶縁
膜２を形成する。その後、シリコン窒化膜を除去しゲー
ト酸化膜を形成する。次に、プラズマＣＶＤ法により基
板上全面に膜厚約５０００Åのポリシリコン膜３を堆積
する。次に、ポリシリコン膜中に誘電体膜を形成するた
めのイオン、例えば酸素イオン４を、ドーズ量：１Ｅ１
５〜１Ｅ１８、エネルギー：１００〜１５０ｋｅＶの条
件で打ち込む〔図２（ａ）〕。
実施例を示す工程順断面図である。まず、シリコン基板
１上に、選択的にシリコン窒化膜（図示なし）を形成
し、これをマスクとして例えば９８０℃、４８０分のウ
ェット熱酸化を行って、膜厚１．０μｍの素子分離絶縁
膜２を形成する。その後、シリコン窒化膜を除去しゲー
ト酸化膜を形成する。次に、プラズマＣＶＤ法により基
板上全面に膜厚約５０００Åのポリシリコン膜３を堆積
する。次に、ポリシリコン膜中に誘電体膜を形成するた
めのイオン、例えば酸素イオン４を、ドーズ量：１Ｅ１
５〜１Ｅ１８、エネルギー：１００〜１５０ｋｅＶの条
件で打ち込む〔図２（ａ）〕。
【００１２】その後、例えば９００℃、８０〜１００分
の熱処理を行うと、打ち込まれた酸素イオンがシリコン
と反応してポリシリコン膜３中に膜厚５００〜１５００
Å程度のシリコン酸化膜５が形成される〔図２
（ｂ）〕。次に、フォトレジスト膜６ａを形成し、これ
をマスクとしてポリシリコン膜の上層部分とシリコン酸
化膜５をパターニングし〔図２（ｃ）〕、続いて、フォ
トレジスト膜６ｃを形成し、これをマスクとしてポリシ
リコン膜の下層部の不要部分をエッチング除去して、容
量素子の下部電極とＭＯＳトランジスタのゲート電極を
形成する〔図２（ｄ）〕。
の熱処理を行うと、打ち込まれた酸素イオンがシリコン
と反応してポリシリコン膜３中に膜厚５００〜１５００
Å程度のシリコン酸化膜５が形成される〔図２
（ｂ）〕。次に、フォトレジスト膜６ａを形成し、これ
をマスクとしてポリシリコン膜の上層部分とシリコン酸
化膜５をパターニングし〔図２（ｃ）〕、続いて、フォ
トレジスト膜６ｃを形成し、これをマスクとしてポリシ
リコン膜の下層部の不要部分をエッチング除去して、容
量素子の下部電極とＭＯＳトランジスタのゲート電極を
形成する〔図２（ｄ）〕。
【００１３】次に、ゲート電極と素子分離絶縁膜をマス
クとしてイオン注入を行って、ソース・ドレイン領域を
形成し、ＭＯＳトランジスタ１０を作り込む。その後、
プラズマＣＶＤ法により、膜厚約１．０μｍの層間絶縁
膜７を堆積し、コンタクトホールを開口した後、スパッ
タ法によりアルミニウムを堆積し、これをパターニング
してＡｌ配線８を形成する。最後に、プラズマＣＶＤ法
により、膜厚約１．０μｍのパッシベーション膜９を形
成する〔図２（ｅ）〕。この結果、同一シリコン基板上
にＭＯＳトランジスタと混載された２００Ｅ−１８〜７
００Ｅ−１８Ｆ／μｍ2 の容量素子を形成することがで
きた。
クとしてイオン注入を行って、ソース・ドレイン領域を
形成し、ＭＯＳトランジスタ１０を作り込む。その後、
プラズマＣＶＤ法により、膜厚約１．０μｍの層間絶縁
膜７を堆積し、コンタクトホールを開口した後、スパッ
タ法によりアルミニウムを堆積し、これをパターニング
してＡｌ配線８を形成する。最後に、プラズマＣＶＤ法
により、膜厚約１．０μｍのパッシベーション膜９を形
成する〔図２（ｅ）〕。この結果、同一シリコン基板上
にＭＯＳトランジスタと混載された２００Ｅ−１８〜７
００Ｅ−１８Ｆ／μｍ2 の容量素子を形成することがで
きた。
【００１４】［第３の実施例］図３は、本発明の第３の
実施例を示す工程順断面図である。まず、シリコン基板
１上に、選択的にシリコン窒化膜（図示なし）を形成
し、これをマスクとして例えば９８０℃、４８０分のウ
ェット熱酸化を行って、膜厚約１．０μｍの素子分離絶
縁膜２を形成する。その後、シリコン窒化膜を除去しゲ
ート酸化膜を形成する。次に、プラズマＣＶＤ法によ
り、膜厚約１０００Åのポリシリコン膜を堆積しこれを
パターニングしてゲート電極を形成する。このゲート電
極と素子分離絶縁膜をマスクとしてイオン注入を行って
ソース・ドレイン領域を形成し、ＭＯＳトランジスタ１
０を作り込む。次いで、プラズマＣＶＤ法により、膜厚
約０．６μｍの第１層間絶縁膜７ａを形成し、これにソ
ース・ドレイン領域の一方の表面を露出させるコンタク
トホールを開口する〔図３（ａ）〕。
実施例を示す工程順断面図である。まず、シリコン基板
１上に、選択的にシリコン窒化膜（図示なし）を形成
し、これをマスクとして例えば９８０℃、４８０分のウ
ェット熱酸化を行って、膜厚約１．０μｍの素子分離絶
縁膜２を形成する。その後、シリコン窒化膜を除去しゲ
ート酸化膜を形成する。次に、プラズマＣＶＤ法によ
り、膜厚約１０００Åのポリシリコン膜を堆積しこれを
パターニングしてゲート電極を形成する。このゲート電
極と素子分離絶縁膜をマスクとしてイオン注入を行って
ソース・ドレイン領域を形成し、ＭＯＳトランジスタ１
０を作り込む。次いで、プラズマＣＶＤ法により、膜厚
約０．６μｍの第１層間絶縁膜７ａを形成し、これにソ
ース・ドレイン領域の一方の表面を露出させるコンタク
トホールを開口する〔図３（ａ）〕。
【００１５】次いで、プラズマＣＶＤ法により基板上全
面に膜厚約５０００Åのポリシリコン膜３を堆積する。
続いて、ポリシリコン膜中に誘電体膜を形成するための
イオン、例えば酸素イオン４を、ドーズ量：１Ｅ１５〜
１Ｅ１８、エネルギー：１００〜１５０ｋｅＶの条件で
打ち込む〔図３（ｂ）〕。その後、１０５０℃、５秒の
ＲＴＡ（高速アニール）を行って、打ち込まれた酸素イ
オンとシリコンとを反応させてポリシリコン膜３中に膜
厚５００〜１５００Å程度のシリコン酸化膜５を形成
し、続いて、フォトレジスト膜６ｄを形成し、これをマ
スクとしてシリコン酸化膜５を含むポリシリコン膜をパ
ターニングする〔図３（ｃ）〕。
面に膜厚約５０００Åのポリシリコン膜３を堆積する。
続いて、ポリシリコン膜中に誘電体膜を形成するための
イオン、例えば酸素イオン４を、ドーズ量：１Ｅ１５〜
１Ｅ１８、エネルギー：１００〜１５０ｋｅＶの条件で
打ち込む〔図３（ｂ）〕。その後、１０５０℃、５秒の
ＲＴＡ（高速アニール）を行って、打ち込まれた酸素イ
オンとシリコンとを反応させてポリシリコン膜３中に膜
厚５００〜１５００Å程度のシリコン酸化膜５を形成
し、続いて、フォトレジスト膜６ｄを形成し、これをマ
スクとしてシリコン酸化膜５を含むポリシリコン膜をパ
ターニングする〔図３（ｃ）〕。
【００１６】その後、プラズマＣＶＤ法により、膜厚約
０．７μｍの第２層間絶縁膜７ｂを堆積し、コンタクト
ホールを開口した後、スパッタ法によりアルミニウムを
堆積し、これをパターニングしてＡｌ配線８を形成す
る。最後に、プラズマＣＶＤ法により、膜厚約１．０μ
ｍのＢＰＳＧを堆積してパッシベーション膜９を形成す
る〔図２（ｅ）〕。
０．７μｍの第２層間絶縁膜７ｂを堆積し、コンタクト
ホールを開口した後、スパッタ法によりアルミニウムを
堆積し、これをパターニングしてＡｌ配線８を形成す
る。最後に、プラズマＣＶＤ法により、膜厚約１．０μ
ｍのＢＰＳＧを堆積してパッシベーション膜９を形成す
る〔図２（ｅ）〕。
【００１７】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、本願
発明の要旨から逸脱しない範囲内において適宜の変更が
可能なものである。例えば、ポリシリコン膜中に誘電体
膜を形成するためのイオンとしては、酸素単独の外に酸
素イオンおよび窒素イオンを用い、あるいは窒素イオン
を用いて、酸化窒化シリコン膜あるいは窒化シリコン膜
を形成するようにしてもよい。
本発明はこれら実施例に限定されるものではなく、本願
発明の要旨から逸脱しない範囲内において適宜の変更が
可能なものである。例えば、ポリシリコン膜中に誘電体
膜を形成するためのイオンとしては、酸素単独の外に酸
素イオンおよび窒素イオンを用い、あるいは窒素イオン
を用いて、酸化窒化シリコン膜あるいは窒化シリコン膜
を形成するようにしてもよい。
【００１８】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法は、ポリシリコン膜中にイオン注入に
より誘電体膜を形成するようにしたものであるので、本
発明によれば、ポリシリコンを用いた容量素子を１回の
ポリシリコンの成膜により形成することが可能になり、
容量素子が混載された半導体装置の製造工程を簡略化す
ることが可能になる。
体装置の製造方法は、ポリシリコン膜中にイオン注入に
より誘電体膜を形成するようにしたものであるので、本
発明によれば、ポリシリコンを用いた容量素子を１回の
ポリシリコンの成膜により形成することが可能になり、
容量素子が混載された半導体装置の製造工程を簡略化す
ることが可能になる。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順断面図。
めの工程順断面図。
【図２】本発明の第２の実施例の製造方法を説明するた
めの工程順断面図。
めの工程順断面図。
【図３】本発明の第３の実施例の製造方法を説明するた
めの工程順断面図。
めの工程順断面図。
【図４】従来の製造方法を説明するための工程順断面
図。
図。
【符号の説明】 １ シリコン基板 ２ 素子分離絶縁膜 ３、３ａ、３ｂ ポリシリコン膜 ４ 酸素イオン ５ シリコン酸化膜 ６ａ〜６ｆ フォトレジスト膜 ７ 層間絶縁膜 ７ａ 第１層間絶縁膜 ７ｂ 第２層間絶縁膜 ８ Ａｌ配線 ９ パッシベーション膜 １０ ＭＯＳトランジスタ
Claims (3)
- 【請求項１】 半導体基板の絶縁膜上にポリシリコン膜
を堆積する工程と、該ポリシリコン膜上より該ポリシリ
コン膜の中間部に誘電体膜を形成するためのイオンを注
入する工程と、熱処理を行って前記ポリシリコン膜中に
誘電体膜を形成する工程と、前記ポリシリコン膜をパタ
ーニングして容量素子を形成する工程と、を有すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 前記イオンが酸素イオンであることを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記絶縁膜には、前記半導体基板に形成
された拡散層の表面を露出させるコンタクトホールが開
口されており、前記容量素子はその一端が前記拡散層に
接続されるように形成されることを特徴とする請求項１
記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08001145A JP3125915B2 (ja) | 1996-01-09 | 1996-01-09 | 半導体装置の製造方法 |
| US08/781,811 US5814542A (en) | 1996-01-09 | 1997-01-09 | Fabrication method of semiconductor device with MOSFET and capacitor having lower and upper polysilicon regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08001145A JP3125915B2 (ja) | 1996-01-09 | 1996-01-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09191078A true JPH09191078A (ja) | 1997-07-22 |
| JP3125915B2 JP3125915B2 (ja) | 2001-01-22 |
Family
ID=11493280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08001145A Expired - Fee Related JP3125915B2 (ja) | 1996-01-09 | 1996-01-09 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5814542A (ja) |
| JP (1) | JP3125915B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100282217B1 (ko) * | 1998-04-18 | 2001-02-15 | 윤종용 | 반도체 메모리 장치의 제조 방법 |
| KR100510101B1 (ko) * | 1998-12-31 | 2006-04-21 | 매그나칩 반도체 유한회사 | 반도체 소자의 아날로그 캐패시터 제조 방법 |
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| WO2004036258A2 (en) * | 2002-08-28 | 2004-04-29 | Bionexus Ventures L.L.C. | Screening antibodies using an optical fiber array device capable of simultaneously performing multiple functional assays |
| US7531405B2 (en) * | 2005-02-28 | 2009-05-12 | Qimonds Ag | Method of manufacturing a dielectric layer and corresponding semiconductor device |
| US20150243649A1 (en) * | 2014-02-21 | 2015-08-27 | Infineon Technologies Ag | Power Transistor Die with Capacitively Coupled Bond Pad |
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| JP3001212B2 (ja) * | 1989-11-14 | 2000-01-24 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
| US5429972A (en) * | 1994-05-09 | 1995-07-04 | Advanced Micro Devices, Inc. | Method of fabricating a capacitor with a textured polysilicon interface and an enhanced dielectric |
-
1996
- 1996-01-09 JP JP08001145A patent/JP3125915B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-09 US US08/781,811 patent/US5814542A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3125915B2 (ja) | 2001-01-22 |
| US5814542A (en) | 1998-09-29 |
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Legal Events
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|---|---|---|---|
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