JP3001212B2 - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- JP3001212B2 JP3001212B2 JP1296820A JP29682089A JP3001212B2 JP 3001212 B2 JP3001212 B2 JP 3001212B2 JP 1296820 A JP1296820 A JP 1296820A JP 29682089 A JP29682089 A JP 29682089A JP 3001212 B2 JP3001212 B2 JP 3001212B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の動作速度を律速する要因の１つ
である配線間の容量を減少させるのに適した半導体装置
および半導体装置の製造方法に関するものである。
である配線間の容量を減少させるのに適した半導体装置
および半導体装置の製造方法に関するものである。
従来の半導体装置の製造方法は各トランジスタやキャ
パシタを電気的に接続するために、アルミニウム等の金
属により１次的な配線をした後、その上に酸化シリコン
等の絶縁物を堆積し、さらに２次的な配線をする工程が
ある。この酸化シリコンの様に配線間に堆積される膜を
層間膜と言い、配線を立体的に行うことを多層配線と言
う。
パシタを電気的に接続するために、アルミニウム等の金
属により１次的な配線をした後、その上に酸化シリコン
等の絶縁物を堆積し、さらに２次的な配線をする工程が
ある。この酸化シリコンの様に配線間に堆積される膜を
層間膜と言い、配線を立体的に行うことを多層配線と言
う。
第４図は従来の多層配線形成工程を示す部分断面図
で、図において、（１）はトランジスタ、キャパシタ上
に形成された酸化膜、（２）は１次的なアルミニウム配
線、（３）は１次的なアルミニウム配線（２）を被覆す
る酸化膜、（４）はSOG（Spin On Glass）で、酸化膜
（３）の表面を平坦化するために使われる物質である。
（５）は酸化膜、（６）は層間膜、（11）は２次的なア
ルミニウム配線である。多層配線を形成する工程を第４
図に従って説明する。酸化膜（１）の下にはトランジス
タやキャパシタ等（図示せず）が存在している。それら
を電気的に接続するために、１次的にアルミニウム配線
（２）をスパッタ装置で堆積する。つぎに、この１次配
線をする部分のみアルミニウムを残し、他の箇所のアル
ミニウムはエッチング液で除去する（第４図（ａ））。
アルミニウム配線（２）間の短絡防止とアルミニウム配
線（２）を保護するために、アルミニウム配線（２）上
にプラズマCVD（Chemical Vapor Deposition）装置によ
り、例えば、400℃程度で、膜厚2000Å程度、酸化膜
（３）を堆積する（第４図（ｂ））。400℃程度で堆積
するのはアルミニウムの融点が660℃程度であり、この
温度より低温で酸化膜（３）を堆積させないと、アルミ
ニウム配線（２）が融けてしまうからである。このま
ま、連続して酸化膜（３）を堆積させると表面に凹凸が
形成され、２次的な配線が困難になるので、SOG（４）
により凹凸を平坦化する。SOG（４）はガラスの一種で
常温で形を容易に加工できる固溶体であり、酸化膜
（３）上に滴下し、スピナーで回転させ遠心力を利用し
て、酸化膜（３）の凹部を埋め平坦化する（第４図
（ｃ））。その後、さらにプラズマCVD装置により酸化
膜（５）を例えば、400℃で膜厚6000Å程度堆積する。
酸化膜（３）、SOG（４）、酸化膜（５）により層間膜
（６）が形成される（第４図（ｄ））。層間膜（６）上
にスパッタ装置でアルミニウムを堆積し、配線箇所のみ
残して、不要な箇所はエッチングにより除去することに
より、２次配線であるアルミニウム配線（11）を形成す
る（第４図（ｅ））。
で、図において、（１）はトランジスタ、キャパシタ上
に形成された酸化膜、（２）は１次的なアルミニウム配
線、（３）は１次的なアルミニウム配線（２）を被覆す
る酸化膜、（４）はSOG（Spin On Glass）で、酸化膜
（３）の表面を平坦化するために使われる物質である。
（５）は酸化膜、（６）は層間膜、（11）は２次的なア
ルミニウム配線である。多層配線を形成する工程を第４
図に従って説明する。酸化膜（１）の下にはトランジス
タやキャパシタ等（図示せず）が存在している。それら
を電気的に接続するために、１次的にアルミニウム配線
（２）をスパッタ装置で堆積する。つぎに、この１次配
線をする部分のみアルミニウムを残し、他の箇所のアル
ミニウムはエッチング液で除去する（第４図（ａ））。
アルミニウム配線（２）間の短絡防止とアルミニウム配
線（２）を保護するために、アルミニウム配線（２）上
にプラズマCVD（Chemical Vapor Deposition）装置によ
り、例えば、400℃程度で、膜厚2000Å程度、酸化膜
（３）を堆積する（第４図（ｂ））。400℃程度で堆積
するのはアルミニウムの融点が660℃程度であり、この
温度より低温で酸化膜（３）を堆積させないと、アルミ
ニウム配線（２）が融けてしまうからである。このま
ま、連続して酸化膜（３）を堆積させると表面に凹凸が
形成され、２次的な配線が困難になるので、SOG（４）
により凹凸を平坦化する。SOG（４）はガラスの一種で
常温で形を容易に加工できる固溶体であり、酸化膜
（３）上に滴下し、スピナーで回転させ遠心力を利用し
て、酸化膜（３）の凹部を埋め平坦化する（第４図
（ｃ））。その後、さらにプラズマCVD装置により酸化
膜（５）を例えば、400℃で膜厚6000Å程度堆積する。
酸化膜（３）、SOG（４）、酸化膜（５）により層間膜
（６）が形成される（第４図（ｄ））。層間膜（６）上
にスパッタ装置でアルミニウムを堆積し、配線箇所のみ
残して、不要な箇所はエッチングにより除去することに
より、２次配線であるアルミニウム配線（11）を形成す
る（第４図（ｅ））。
この従来の多層配線をする際に用いられる層間膜
（６）には、酸化膜（５）を堆積後加工しないで使用さ
れていたが、トランジスタのゲート長が１μｍ以下にな
ってくると、トランジスタの微細化に伴い、動作速度の
向上を図るために、層間膜厚を小さくする傾向にある。
配線間に形成される配線容量Ｃは、次（１）式のように
表わされる。
（６）には、酸化膜（５）を堆積後加工しないで使用さ
れていたが、トランジスタのゲート長が１μｍ以下にな
ってくると、トランジスタの微細化に伴い、動作速度の
向上を図るために、層間膜厚を小さくする傾向にある。
配線間に形成される配線容量Ｃは、次（１）式のように
表わされる。
ただし、εは誘電率、ｄは層間膜厚、Ｓは配線の面積
である。上記（１）式より層間膜厚が小さくなると、配
線容量が大きくなることがわかる。
である。上記（１）式より層間膜厚が小さくなると、配
線容量が大きくなることがわかる。
半導体装置全体の動作遅延時間をＴとすると次（２）
式のように近似できる。
式のように近似できる。
Ｔ＝ｋ・RC …（２） ただし、ｋは比例定数、Ｒは配線抵抗である。
すなわち、トランジスタの動作速度の向上を図るため
に層間膜厚ｄを小さくしても、配線間に形成される配線
容量Ｃが大きくなってしまうことに加えて、半導体装置
の微細化に伴って配線幅が小さくなり、配線抵抗Ｒが大
きくなるため、動作遅延時間Ｔの低減が困難であること
がわかる。
に層間膜厚ｄを小さくしても、配線間に形成される配線
容量Ｃが大きくなってしまうことに加えて、半導体装置
の微細化に伴って配線幅が小さくなり、配線抵抗Ｒが大
きくなるため、動作遅延時間Ｔの低減が困難であること
がわかる。
従来の半導体装置は以上のように構成されていたの
で、微細化に伴い層間膜厚が小さくなり配線容量が大き
くなることにより、トランジスタの高速化が半導体装置
全体の高速化にあまり反映されないという問題点があっ
た。
で、微細化に伴い層間膜厚が小さくなり配線容量が大き
くなることにより、トランジスタの高速化が半導体装置
全体の高速化にあまり反映されないという問題点があっ
た。
本発明は上記のような問題点に鑑みてなされたもの
で、層間膜の誘電率εを下げると同時に配線容量Ｃを下
げることにより、半導体装置全体の動作速度を向上させ
ることを目的とする。
で、層間膜の誘電率εを下げると同時に配線容量Ｃを下
げることにより、半導体装置全体の動作速度を向上させ
ることを目的とする。
請求項１に係る発明は、第１の配線層上に積層された
絶縁膜と、絶縁膜上に形成された第２の配線層とを備え
た半導体装置において、第１の配線層と第２の配線層と
の間に位置する絶縁膜に無数の空孔を備えるという手段
を講じた。
絶縁膜と、絶縁膜上に形成された第２の配線層とを備え
た半導体装置において、第１の配線層と第２の配線層と
の間に位置する絶縁膜に無数の空孔を備えるという手段
を講じた。
また、請求項２に係る発明は、第１の配線層上に酸化
シリコン膜を形成する工程と、RIE装置で弗素イオンを
含むエッチャントを用いて上記酸化シリコン膜の所望の
箇所に無数の空孔を形成する工程と、空孔を保持しなが
ら上記酸化シリコン膜上に第２の配線層を形成する工程
とを備えるという手段を講じた。
シリコン膜を形成する工程と、RIE装置で弗素イオンを
含むエッチャントを用いて上記酸化シリコン膜の所望の
箇所に無数の空孔を形成する工程と、空孔を保持しなが
ら上記酸化シリコン膜上に第２の配線層を形成する工程
とを備えるという手段を講じた。
請求項１に係る発明は、トランジスタやキャパシタに
電気的に接続する第１の配線層と、さらにその表面上に
形成される第２の配線層との間に無数の空孔によって誘
電率が低減された絶縁膜を備えているため、第１の配線
層と第２の配線層の間の配線容量を低減することができ
る。
電気的に接続する第１の配線層と、さらにその表面上に
形成される第２の配線層との間に無数の空孔によって誘
電率が低減された絶縁膜を備えているため、第１の配線
層と第２の配線層の間の配線容量を低減することができ
る。
また、請求項２に係る発明は、RIE装置で弗素イオン
を含むエッチャントを用いているため、第１の配線層と
第２の配線層との間に形成される酸化シリコン膜に無数
の空孔を形成することができる。
を含むエッチャントを用いているため、第１の配線層と
第２の配線層との間に形成される酸化シリコン膜に無数
の空孔を形成することができる。
以下、本発明の一実施例を図について説明する。第１
図は本発明の一実施例である層間膜（６）の誘電率εを
下げるための製造工程を示す部分断面図である。第１図
（ａ）から第１図（ｄ）までの工程は前記従来のものの
第４図（ａ）から第４図（ｄ）までの製造工程と全く同
一であるので説明は省略する。酸化膜（５）の誘電率は
約3.9であり、層間膜（６）の誘電率を下げるには酸化
膜（５）の一部に誘電率の低い物質、例えば空気（誘電
率は約1.0）を入れればよい。そこで、酸化膜（５）に
例えばRIE（Reactive Ion Etching）装置で、直径0.5μ
ｍの穴を無数にあけ、空孔（７）を形成する（第１図
（ｅ））。エッチャントに例えばCHF3を使用すると、弗
素イオンF-が酸化膜（５）を構成するSiO2の結合を切断
し、SiO2はSiOとＯに分解する。SiOは常温では気体であ
り、空孔（７）から出たあと再び酸化されSiO2となり、
酸素Ｏの一部は水素Ｈと反応してH2Oとなる。このよう
にして形成された空孔（７）には空気が存在するので層
間膜（６）の誘電率を下げることができ、同時に配線容
量Ｃも下げられる。図中省略するが、この後、２次のア
ルミニウム配線（11）をスパァタ装置で形成する時に
は、空孔（７）の直径が小さいので、アルミニウムが空
孔（７）内に入り空孔（７）を埋めてしまうことはな
い。
図は本発明の一実施例である層間膜（６）の誘電率εを
下げるための製造工程を示す部分断面図である。第１図
（ａ）から第１図（ｄ）までの工程は前記従来のものの
第４図（ａ）から第４図（ｄ）までの製造工程と全く同
一であるので説明は省略する。酸化膜（５）の誘電率は
約3.9であり、層間膜（６）の誘電率を下げるには酸化
膜（５）の一部に誘電率の低い物質、例えば空気（誘電
率は約1.0）を入れればよい。そこで、酸化膜（５）に
例えばRIE（Reactive Ion Etching）装置で、直径0.5μ
ｍの穴を無数にあけ、空孔（７）を形成する（第１図
（ｅ））。エッチャントに例えばCHF3を使用すると、弗
素イオンF-が酸化膜（５）を構成するSiO2の結合を切断
し、SiO2はSiOとＯに分解する。SiOは常温では気体であ
り、空孔（７）から出たあと再び酸化されSiO2となり、
酸素Ｏの一部は水素Ｈと反応してH2Oとなる。このよう
にして形成された空孔（７）には空気が存在するので層
間膜（６）の誘電率を下げることができ、同時に配線容
量Ｃも下げられる。図中省略するが、この後、２次のア
ルミニウム配線（11）をスパァタ装置で形成する時に
は、空孔（７）の直径が小さいので、アルミニウムが空
孔（７）内に入り空孔（７）を埋めてしまうことはな
い。
次に本発明の参考例を第２図に示す。第２図は第１図
と同じく層間膜（６）の誘電率εを下げるための製造工
程を示す部分断面図で、第２図（ａ）から第２図（ｃ）
までの工程は、前記従来のものの第４図（ａ）から第４
図（ｃ）までの工程と全く同一であるので説明は省略す
る。酸化膜（５）の誘電率は3.9であり、層間膜（６）
の誘電率を下げるには酸化膜（５）を誘電率が低くしか
も絶縁性の物質に代えればよい。そこで、まず粒子の粗
いポリシリコン（８）をプラズマCVDで例えば、400℃で
膜厚6000Å堆積し（第２図（ｄ））、次に例えば、400
℃で酸化することにより、従来プラズマCVDで堆積させ
た酸化膜（５）より粒子の粗い酸化膜（９）を形成する
（第２図（ｅ））。粒子が粗い酸化膜は粒子が密な酸化
膜よりも誘電率が低いので、配線容量Ｃが低減される。
と同じく層間膜（６）の誘電率εを下げるための製造工
程を示す部分断面図で、第２図（ａ）から第２図（ｃ）
までの工程は、前記従来のものの第４図（ａ）から第４
図（ｃ）までの工程と全く同一であるので説明は省略す
る。酸化膜（５）の誘電率は3.9であり、層間膜（６）
の誘電率を下げるには酸化膜（５）を誘電率が低くしか
も絶縁性の物質に代えればよい。そこで、まず粒子の粗
いポリシリコン（８）をプラズマCVDで例えば、400℃で
膜厚6000Å堆積し（第２図（ｄ））、次に例えば、400
℃で酸化することにより、従来プラズマCVDで堆積させ
た酸化膜（５）より粒子の粗い酸化膜（９）を形成する
（第２図（ｅ））。粒子が粗い酸化膜は粒子が密な酸化
膜よりも誘電率が低いので、配線容量Ｃが低減される。
次に、本発明の更にもう１つの参考例を第３図に示
す。第３図は第１図と同じく層間膜（６）の誘電率εを
下げるための工程を示す部分断面図である。第３図
（ａ）から第３図（ｄ）までの工程は、前記従来のもの
の第４図（ａ）から第４図（ｄ）までの工程と全く同一
であるので説明は省略する。誘電率は分子が分極するこ
とにより生じ、分極する方向が一致すればするほど誘電
率は大きくなる。そこで、誘電率を小さくするには分極
の方向性を壊せばよい。イオン注入装置により、酸素イ
オンを例えば10keVで注入することにより（第３図
（ｅ））、SiO2分子の分極の方向性を破壊し、その結
果、誘電率は低減され、同時に配線容量Ｃも低減され
る。
す。第３図は第１図と同じく層間膜（６）の誘電率εを
下げるための工程を示す部分断面図である。第３図
（ａ）から第３図（ｄ）までの工程は、前記従来のもの
の第４図（ａ）から第４図（ｄ）までの工程と全く同一
であるので説明は省略する。誘電率は分子が分極するこ
とにより生じ、分極する方向が一致すればするほど誘電
率は大きくなる。そこで、誘電率を小さくするには分極
の方向性を壊せばよい。イオン注入装置により、酸素イ
オンを例えば10keVで注入することにより（第３図
（ｅ））、SiO2分子の分極の方向性を破壊し、その結
果、誘電率は低減され、同時に配線容量Ｃも低減され
る。
以上のように、本発明によれば、トランジスタやキャ
パシタに電気的に接続する第１の配線層と、さらにその
表面上に形成される第２の配線層との間に無数の空孔に
よって誘電率が低減された層間膜を備えているため、微
細化に伴って層間膜厚が減少しても、第１の配線層と第
２の配線層との間の配線容量の増大を抑えて、動作遅延
時間を小さくでき、半導体装置全体の動作の高速化が実
現できる。
パシタに電気的に接続する第１の配線層と、さらにその
表面上に形成される第２の配線層との間に無数の空孔に
よって誘電率が低減された層間膜を備えているため、微
細化に伴って層間膜厚が減少しても、第１の配線層と第
２の配線層との間の配線容量の増大を抑えて、動作遅延
時間を小さくでき、半導体装置全体の動作の高速化が実
現できる。
第１図（ａ）〜（ｅ）は本発明の一実施例である層間膜
の誘電率を下げるための半導体装置の製造工程を示す部
分断面図、第２図（ａ）〜（ｅ）、第３図（ａ）〜
（ｅ）は本発明の半導体装置の製造工程の参考例を示す
部分断面部分図、第４図（ａ）〜（ｅ）は従来の半導体
装置の多層配線形成工程を示す部分断面図である。 図中、（１）はトランジスタ、キャパシタ上に形成され
た酸化膜、（２）は１次のアルミニウム配線、（３）は
１次のアルミニウム配線を被覆する酸化膜、（４）はSO
G、（５）は酸化膜、（６）は層間膜、（７）は空孔、
（８）は粒子の粗いポリシリコン、（９）は粒子の粗い
酸化膜、（10）は酸素イオンを注入した酸化膜である。 なお、図中、同一符号は同一、又は相当部分を示す。
の誘電率を下げるための半導体装置の製造工程を示す部
分断面図、第２図（ａ）〜（ｅ）、第３図（ａ）〜
（ｅ）は本発明の半導体装置の製造工程の参考例を示す
部分断面部分図、第４図（ａ）〜（ｅ）は従来の半導体
装置の多層配線形成工程を示す部分断面図である。 図中、（１）はトランジスタ、キャパシタ上に形成され
た酸化膜、（２）は１次のアルミニウム配線、（３）は
１次のアルミニウム配線を被覆する酸化膜、（４）はSO
G、（５）は酸化膜、（６）は層間膜、（７）は空孔、
（８）は粒子の粗いポリシリコン、（９）は粒子の粗い
酸化膜、（10）は酸素イオンを注入した酸化膜である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- 【請求項１】第１の配線層上に積層された絶縁膜と、上
記絶縁膜上に形成された第２の配線層とを備えた半導体
装置において、上記第１の配線層と上記第２の配線層と
の間に位置する上記絶縁膜に無数の空孔を備えたことを
特徴とする半導体装置。 - 【請求項２】第１の配線層上に酸化シリコン膜を形成す
る工程と、RIE装置で弗素イオンを含むエッチャントを
用いて上記酸化シリコン膜の所望の箇所に無数の空孔を
形成する工程と、上記空孔を保持しながら上記酸化シリ
コン膜上に第２の配線層を形成する工程とを備えたこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1296820A JP3001212B2 (ja) | 1989-11-14 | 1989-11-14 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1296820A JP3001212B2 (ja) | 1989-11-14 | 1989-11-14 | 半導体装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03156929A JPH03156929A (ja) | 1991-07-04 |
| JP3001212B2 true JP3001212B2 (ja) | 2000-01-24 |
Family
ID=17838575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1296820A Expired - Fee Related JP3001212B2 (ja) | 1989-11-14 | 1989-11-14 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3001212B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3125915B2 (ja) * | 1996-01-09 | 2001-01-22 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2002050767A (ja) | 2000-08-04 | 2002-02-15 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP4956874B2 (ja) * | 2001-08-02 | 2012-06-20 | ソニー株式会社 | 半導体装置及び半導体の製造方法 |
| JP3998609B2 (ja) | 2003-07-28 | 2007-10-31 | 株式会社東芝 | 絶縁構造体、半導体装置、及び半導体装置の製造方法 |
| JP2009295733A (ja) * | 2008-06-04 | 2009-12-17 | Sharp Corp | 半導体装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63179548A (ja) * | 1987-01-21 | 1988-07-23 | Mitsubishi Electric Corp | 半導体集積回路装置の配線構造 |
-
1989
- 1989-11-14 JP JP1296820A patent/JP3001212B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03156929A (ja) | 1991-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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