JPH11204738A

JPH11204738A - 半導体装置の製造方法

Info

Publication number: JPH11204738A
Application number: JP781798A
Authority: JP
Inventors: Hisashi Sakagami; 寿司坂上
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1998-01-19
Filing date: 1998-01-19
Publication date: 1999-07-30

Abstract

(57)【要約】【課題】マスキング工程の少ない半導体装置の製造方
法を提供する。【解決手段】Ｎ膜５４、５６および、Ｎ膜５４、５６
の下にあるシリコン酸化膜５０をマスクにしてポリシリ
コン層４８に、小さい注入エネルギで、高濃度のリン
（Ｐ）をイオン注入するとともに、大きい注入エネルギ
で、低濃度のリンをイオン注入する。したがって、ＭＯ
Ｓ形電界効果トランジスタＴのゲート電極６６には高濃
度のリンイオンと低濃度のリンイオンがともに注入さ
れ、高抵抗素子Ｒの高抵抗導電体部６４およびキャパシ
タＣの下部電極６２には低濃度のリンイオンのみが注入
されることになる。リンイオンを注入する際にマスクと
して使用したＮ膜５４およびＯ膜５８（シリコン酸化膜
５０）を利用してキャパシタＣの誘電体膜を形成する。
このため、キャパシタＣの誘電体膜のうち下部電極６２
に接する部分を形成するためのマスキング工程を省略す
ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、半導体装置の製造工程におけるマ
スキング工程の低減に関する。

【０００２】

【従来の技術】キャパシタＣ、高抵抗素子Ｒ、ＭＯＳ形
電界効果トランジスタ（ Metal OxideSemiconductor Fi
eld Effect Transistor）Ｔを一つの半導体基板に形成
した半導体装置が知られている（図９Ｂ参照）。図６Ａ
〜図９Ｂに、従来のこのような半導体装置の製造工程の
一部を示す。

【０００３】まず、図６Ａに示すように、半導体基板２
の上部に、素子形成領域を分離するのためのフィールド
酸化膜４およびゲート酸化膜６を形成したものを用意す
る。この上に、図６Ｂに示すように、ポリシリコン層８
を形成する。

【０００４】つぎに、ポリシリコン層８の上にシリコン
酸化物を堆積させた後、これをパタニングすることによ
り、図７Ａに示すように、領域１２にのみシリコン酸化
膜１０を残す（第１のマスキング工程）。

【０００５】残されたシリコン酸化膜１０をマスクにし
て、高濃度のリン（Ｐ）をイオン注入する。図中、×印
が注入された高濃度のリンイオンを示す。領域１２を除
いて、ポリシリコン層８には、高濃度のリンイオンが注
入されていることが分る。

【０００６】つぎに、図７Ｂに示すように、シリコン酸
化膜１０を除去し、ポリシリコン層８全体に、低濃度の
リンをイオン注入する。図中、丸印が注入された低濃度
のリンイオンを示す。領域１２のポリシリコン層８に
は、低濃度のリンイオンのみが注入されていることが分
る。また、領域１２以外のポリシリコン層８には、高濃
度のリンイオンと低濃度のリンイオンがともに注入され
ていることが分る。

【０００７】つぎに、図８Ａに示すように、ポリシリコ
ン層８をパタニングすることにより、ＭＯＳ形トランジ
スタＴのゲート電極１４、高抵抗素子Ｒの抵抗要素１
６、キャパシタＣの下部電極１８を形成する（第２のマ
スキング工程）。パタニング後、熱酸化（リゲート熱酸
化）により、シリコン酸化膜２０を形成する。

【０００８】その後、レジスト（図示せず）を塗布して
パタニングする。パタニングされたレジストおよびゲー
ト電極１４をマスクとして、ＭＯＳ形トランジスタＴの
ソースＳおよびドレインＤ（図８Ｂ参照）を形成するた
めの領域に不純物を注入する（第３のマスキング工
程）。

【０００９】つぎに、図８Ｂに示すように、シリコン酸
化膜２０をパタニングすることにより、下部電極１８上
に開口２２を設け（第４のマスキング工程）た後、シリ
コン窒化膜２４を形成する。開口２２において下部電極
１８に接するシリコン窒化膜２４が、キャパシタＣの誘
電体部にあたる。さらに、その後、絶縁膜２６を堆積さ
せ、加熱流動処理（リフロー処理）を行なう。

【００１０】なお、加熱流動処理によって、ゲート電極
１４、抵抗要素１６、下部電極１８、ならびにソースＳ
およびドレインＤを形成するための領域に注入された不
純物が拡散する。

【００１１】つぎに、図９Ａに示すように、絶縁膜２
６、シリコン窒化膜２４、酸化膜２０、ゲート酸化膜６
をパタニングすることにより、コンタクトホール２８を
形成する（第５のマスキング工程）。さらに、絶縁膜２
６のみをパタニングすることにより、キャパシタＣの上
部電極のための開口３０を形成する（第６のマスキング
工程）。

【００１２】つぎに、図９Ｂに示すように、アルミ配線
３２を形成する。アルミ配線３２は、基板上面にアルミ
ニウムを堆積させた後、これをパタニングすることによ
り形成する（第７のマスキング工程）。開口３０に形成
されたアルミ配線３２がキャパシタＣの上部電極にな
る。

【００１３】つぎに、基板上面にパッシベーション膜３
４を形成し、これをパタニングすることにより外部配線
のためのパット部（図示せず）を露出させる（第８のマ
スキング工程）。

【００１４】このような工程を経て、キャパシタＣ、高
抵抗素子Ｒ、ＭＯＳ形電界効果トランジスタＴを一つの
半導体基板に設けた半導体装置が形成される。

【００１５】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置の製造方法には、次のような問題
があった。従来の製造方法においては、上述のようにマ
スキング工程（リソグラフィ工程）が多い。マスキング
工程は多数の工程（レジストの塗布、前焼き（プリベー
ク）、露光、現像、焼きしめ（ポストベーク）、エッチ
ング（または、イオン注入）、レジストはく離等）を伴
う。したがって、マスキング工程の数が多いと、半導体
装置の製造コストが上昇するとともに、製造時間が長く
なり生産性が悪くなる。

【００１６】この発明は、このような問題点を解決し、
マスキング工程の少ない半導体装置の製造方法を提供す
ることを目的とする。

【００１７】

【課題を解決するための手段、発明の作用および効果】
請求項１の半導体装置の製造方法は、下部導電体部と高
抵抗導電体部と低抵抗導電体部とを形成するための半導
体層と、誘電体部を形成するための絶縁体層と、をこの
順に積層した構造を有する半導体基板を用意し、半導体
層のうち下部導電体部を形成するための領域および高抵
抗導電体部を形成するための領域の上にある絶縁体層を
実質的に残すとともに、低抵抗導電体部を形成するため
の領域の上にある絶縁体層を実質的に除去し、残された
絶縁体層をマスクとして、実質的に当該絶縁体層を透過
しないエネルギで所定濃度の不純物を半導体層に注入す
るとともに実質的に当該絶縁体層を透過するエネルギで
当該所定濃度よりも低い濃度の不純物を半導体層に注入
することにより、半導体層に、不純物濃度の低い下部導
電体部および高抵抗導電体部、ならびに、不純物濃度の
高い低抵抗導電体部を形成し、下部導電体部の上に残さ
れた絶縁体層を利用して誘電体部を形成し、当該誘電体
部の上に上部導電体部を形成することを特徴とする。

【００１８】したがって、所定濃度の不純物を半導体層
に注入する際にマスクとして使用した絶縁体層を利用し
て誘電体部を形成することができる。すなわち、第１の
素子の誘電体部のうち下部導電体部に接する部分を形成
するためのマスキング工程を省略することができる。

【００１９】請求項２の半導体装置の製造方法は、絶縁
体層として、第１のシリコン酸化膜とシリコン窒化膜と
をこの順に積層した構造を有する絶縁体層を用い、誘電
体部を形成するに際し、下部導電体部の上に残された絶
縁体層の上に第２のシリコン酸化膜を形成することで、
第１のシリコン酸化膜とシリコン窒化膜と第２のシリコ
ン酸化膜とをこの順に積層した構造を有する誘電体部を
形成することを特徴とする。

【００２０】したがって、誘電体部としていわゆるＯＮ
Ｏ膜を用いることにより、比誘電率が高く、かつ、漏れ
電流の少ない誘電体部を実現することができる。

【００２１】

【発明の実施の形態】この発明の一実施形態による製造
方法を用いて製造した半導体装置を図５Ｂに示す。この
半導体装置は、キャパシタＣ（第１の素子）、高抵抗素
子Ｒ（第２の素子）、ＭＯＳ形電界効果トランジスタＴ
（第３の素子）を一つの半導体基板に形成したものであ
る。

【００２２】図５Ｂに示すように、この半導体装置にお
いては、キャパシタＣおよび高抵抗素子Ｒは、半導体基
板４２上に設けられたフィールド酸化膜４４の上に配置
されている。ＭＯＳ形電界効果トランジスタＴは、フィ
ールド酸化膜４４に囲まれた素子形成領域に配置されて
いる。

【００２３】キャパシタＣは、下部電極６２（下部導電
体部）、ＯＮＯ膜７６（誘電体部）、アルミ配線７８
を、この順に積層した構造を有している。アルミ配線７
８のうちＯＮＯ膜７６に接する部分が上部導電体部に対
応する。ＯＮＯ膜７６は、Ｏ膜５８（第１のシリコン酸
化膜）、Ｎ膜５４（シリコン窒化膜）Ｏ膜７４（第２の
シリコン酸化膜）をこの順に積層した構造を有してい
る。下部電極６２には、アルミ配線８０が接続されてい
る。

【００２４】高抵抗素子Ｒは、高抵抗導電体部６４を備
えている。高抵抗導電体部６４の上部は、Ｏ膜６０（第
１のシリコン酸化膜）およびＮ膜５６（シリコン窒化
膜）に覆われている。高抵抗導電体部６４には、アルミ
配線８２が接続されている。

【００２５】ＭＯＳ形電界効果トランジスタＴは、半導
体基板４２に形成されたソースＳおよびドレインＤを備
えている。半導体基板４２上に設けられたゲート酸化膜
４６を介してゲート電極６６（低抵抗導電体部）が形成
されている。ソースＳおよびドレインＤには、それぞ
れ、アルミ配線８４および８６が接続されている。

【００２６】上述の半導体装置の製造方法を、図１Ａ〜
図５Ｂに基づいて説明する。まず、図１Ａに示すよう
に、半導体基板４２の上部に、素子形成領域を分離する
のためのフィールド酸化膜４４およびゲート酸化膜４６
を形成する。

【００２７】フィールド酸化膜４４は、半導体基板４２
の上にＬＯＣＯＳ（Local Oxidation of Silicon）法を
用いて形成する。また、ゲート酸化膜４６は、半導体基
板４２の上部を熱酸化することにより形成する。

【００２８】なお、この実施形態においては、１１００
℃程度の酸素雰囲気および酸素、水素雰囲気中で加熱を
行なうことにより、７２００オングストローム程度の膜
厚のフィールド酸化膜４４を形成した。

【００２９】つぎに、図１Ｂに示すように、フィールド
酸化膜４４およびゲート酸化膜４６の上に、ポリシリコ
ン層４８（半導体層）を形成する。ポリシリコン層４８
は、不純物の含まれていないポリシリコンを、たとえ
ば、減圧ＣＶＤ（Chemical Vapor Deposition）法など
を用いて堆積させることにより形成する。

【００３０】なお、この実施形態においては、６１５℃
程度の温度でシラン（ＳiＨ₄）を熱分解することで、４
２００オングストローム程度の膜厚のポリシリコン層４
８を得た。

【００３１】つぎに、図２Ａに示すように、ポリシリコ
ン層４８の表面を熱酸化することによって、シリコン酸
化膜５０（第１のシリコン酸化膜）を形成する。この実
施形態においては、６０〜１００オングストローム程度
の膜厚のシリコン酸化膜５０を得た。

【００３２】つぎに、この上に、シリコン窒化膜５２を
形成する。シリコン窒化膜５２は、たとえば、ＣＶＤ法
などを用いて、１００〜５００オングストローム程度、
シリコン窒化物を堆積させることにより形成する。この
実施形態においては、４８０オングストローム程度の膜
厚のシリコン窒化膜５２を形成した。

【００３３】このようにして形成したシリコン酸化膜５
０およびシリコン窒化膜５２が、絶縁体層に対応する。

【００３４】つぎに、図２Ｂに示すように、シリコン窒
化膜５２をパタニングすることにより、Ｎ膜５４、５６
を形成する（第１のマスキング工程）。Ｎ膜５４は、図
５Ｂに示すキャパシタＣの下部電極６２を形成するため
の領域の上に位置し、Ｎ膜５６は、高抵抗素子Ｒの高抵
抗導電体部６４を形成するための領域の上に位置する。
なお、ＭＯＳ形電界効果トランジスタＴのゲート電極４
６を形成するための領域の上のシリコン窒化膜５２は除
去されている。

【００３５】シリコン窒化膜５２のパタニングは、レジ
スト（図示せず）を所定形状に形成し、当該レジストを
マスクとしてＲＩＥ（反応性イオンエッチング）により
行なう。

【００３６】なお、この実施形態においては、当該ＲＩ
Ｅにより除去されたシリコン窒化膜５２の下にあるシリ
コン酸化膜５０もエッチングにより薄くなる。したがっ
て、シリコン窒化膜５２が除去された部分のシリコン酸
化膜５０の厚さは、２０オングストローム程度となって
いる。

【００３７】つぎに、図３Ａに示すように、Ｎ膜５４、
５６および、Ｎ膜５４、５６の下にあるシリコン酸化膜
５０をマスクにして、高濃度のリン（Ｐ）をイオン注入
する。

【００３８】この実施形態における高濃度のリンイオン
の注入条件は、以下のとおりである、イオン濃度Ｑ＝１×１０¹⁶［ｃｍ^-2］注入エネルギＥ＝４０［ＫｅＶ］。

【００３９】なお、上述の条件の場合、シリコン酸化膜
中におけるリンイオンの投影飛程（平均到達深さ）Ｒp
（ＳiＯ₂）、および、シリコン窒化膜中におけるリンイ
オンの投影飛程Ｒp（Ｓi₃Ｎ₄）は、それぞれ、Ｒp（ＳiＯ2）＝３８８［オングストローム］Ｒp（Ｓi₃Ｎ₄）＝３００［オングストローム］となる。

【００４０】したがって、Ｎ膜５４、５６の下にあるポ
リシリコン層４８には、打ち出された高濃度のリンイオ
ンがほとんど到達しない。図中、×印が注入された高濃
度のリンイオンを示す。Ｎ膜５４、５６の下を除いて、
ポリシリコン層４８には、高濃度のリンイオンが注入さ
れていることが分る。

【００４１】つぎに、このままの状態で、低濃度のリン
をイオン注入する。

【００４２】この実施形態における低濃度のリンイオン
の注入条件は、以下のとおりである、イオン濃度Ｑ＝１×１０¹³［ｃｍ^-2］注入エネルギＥ＝１００［ＫｅＶ］。

【００４３】なお、上述の条件の場合、シリコン酸化膜
中におけるリンイオンの投影飛程（平均到達深さ）Ｒp
（ＳiＯ₂）、および、シリコン窒化膜中におけるリンイ
オンの投影飛程Ｒp（Ｓi₃Ｎ₄）は、それぞれ、Ｒp（ＳiＯ2）＝１００２［オングストローム］Ｒp（Ｓi₃Ｎ₄）＝７７４［オングストローム］となる。

【００４４】したがって、Ｎ膜５４、５６、およびシリ
コン酸化膜５０の有無にかかわらず、ポリシリコン層４
８には、打ち出された低濃度のリンイオンがほとんど到
達することになる。

【００４５】図中、丸印が注入された低濃度のリンイオ
ンを示す。ポリシリコン層４８のうち、Ｎ膜５４、５６
の下にある部分には、低濃度のリンイオンのみが注入さ
れていることが分る。また、それ以外の部分には、高濃
度のリンイオンと低濃度のリンイオンがともに注入され
ていることが分る。

【００４６】つぎに、図３Ｂに示すように、シリコン酸
化膜５０およびポリシリコン層４８をパタニングするこ
とにより、ＭＯＳ形トランジスタＴのゲート電極６６、
高抵抗素子Ｒの高抵抗導電体部６４、キャパシタＣの下
部電極６２を形成する（第２のマスキング工程）。シリ
コン酸化膜５０およびポリシリコン層４８のパタニング
は、レジスト（図示せず）を所定形状に形成し、当該レ
ジストをマスクとしてＲＩＥにより行なう。

【００４７】図３Ｂに示すように、ゲート電極６６には
高濃度のリンイオンと低濃度のリンイオンがともに注入
されており、高抵抗導電体部６４および下部電極６２に
は低濃度のリンイオンのみが注入されていることが分
る。

【００４８】なお、当該パタニングによってシリコン酸
化膜５０が切断され、Ｏ膜５８、６０が形成される。ま
た、パタニング後、熱酸化（リゲート熱酸化）を行なう
ことにより、露出したポリシリコン層４８に、シリコン
酸化膜６８が形成される。

【００４９】その後、レジスト（図示せず）を塗布して
パタニングする。パタニングされたレジストおよびゲー
ト電極６６をマスクとして、ＭＯＳ形トランジスタＴの
ソースＳおよびドレインＤ（図５Ｂ参照）を形成するた
めの領域に不純物を注入する（第３のマスキング工
程）。

【００５０】つぎに、図４Ａに示すように、絶縁膜７０
形成する。絶縁膜７０は、たとえば、ＢＰＳＧ（ホウ素
・リン・ケイ酸ガラス）をＣＶＤ法を用いて堆積させる
ことにより形成する。

【００５１】その後、加熱流動処理（リフロー処理）を
行なうことによって、絶縁膜７０を平坦化する。この実
施形態においては、９５０℃程度の窒素雰囲気中で、約
２８分間加熱することにより、加熱流動処理を行なっ
た。この加熱流動処理によって、ゲート電極６６、高抵
抗導電体部６４、下部電極６２に注入されたリンイオン
が拡散する。また、ソースＳおよびドレインＤを形成す
るための領域に注入された不純物が拡散し、ソースＳお
よびドレインＤが形成される。

【００５２】つぎに、絶縁膜７０をパタニングすること
により、キャパシタＣのＮ膜５４に達する開口７２を設
ける（第４のマスキング工程）。絶縁膜７０のパタニン
グは、レジスト（図示せず）を所定形状に形成し、当該
レジストをマスクとしてウエットエッチングにより行な
う。

【００５３】その後、熱酸化を行なうことにより、露出
したＮ膜５４上にＯ膜７４を形成する。キャパシタＣの
Ｏ膜５８、Ｎ膜５４、および、今回形成されたＯ膜７４
により、ＯＮＯ膜７６が構成される。

【００５４】つぎに、図５Ａに示すように、絶縁膜７
０、Ｎ膜５４、５６、Ｏ膜５８、６０、ゲート酸化膜４
６をパタニングすることにより、コンタクトホール７８
を形成する（第５のマスキング工程）。パタニングは、
レジスト（図示せず）を所定形状に形成し、当該レジス
トをマスクとしてＲＩＥにより行なう。

【００５５】つぎに、図５Ｂに示すように、アルミ配線
７８、８０、８２、８４、８６を形成する。これらのア
ルミ配線は、たとえば、スパッタリング法を用いて基板
上面にアルミニウムを堆積させ、その後、これをパタニ
ングすることにより形成する（第６のマスキング工
程）。アルミニウムのパタニングは、レジスト（図示せ
ず）を所定形状に形成し、当該レジストをマスクとして
ＲＩＥにより行なう。

【００５６】上述のように、アルミ配線７８のうち、Ｏ
膜７４上に形成された部分がキャパシタＣの上部電極に
該当する。

【００５７】つぎに、基板上面にパッシベーション膜８
８を形成する。パッシベーション膜８８は、たとえば、
シリコン窒化膜を、ＣＶＤ法を用いて堆積させることに
より形成する。

【００５８】最後に、パッシベーション膜８８をパタニ
ングすることにより外部配線のためのパット部（図示せ
ず）を露出させる（第７のマスキング工程）。パッシベ
ーション膜８８のパタニングは、レジスト（図示せず）
を所定形状に形成し、当該レジストをマスクとしてＲＩ
Ｅにより行なう。

【００５９】このような工程を経て、キャパシタＣ、高
抵抗素子Ｒ、ＭＯＳ形電界効果トランジスタＴを一つの
半導体基板に形成した半導体装置が形成される。

【００６０】このように、この実施形態においては、高
濃度のリンイオンをポリシリコン層４８に注入する際に
マスクとして使用したＮ膜５４およびＯ膜５８を利用し
てＯＮＯ膜７６を形成している。このため、キャパシタ
ＣのＯＮＯ膜７６のうち下部電極６２に接する部分を形
成するためのマスキング工程を省略することができる。

【００６１】また、誘電体部としてＯＮＯ膜を用いるこ
とにより、比誘電率が高く、かつ、漏れ電流の少ない誘
電体部を実現することができる。

【００６２】さらに、キャパシタＣの下部電極６２、お
よび高抵抗素子Ｒの高抵抗導電体部６４の上部を、それ
ぞれ、Ｎ膜５４、５６で覆っている。このため、下部電
極６２や高抵抗導電体部６４からのボロン（Ｂ）の吸出
しを低減することができる。また、絶縁膜７０に含まれ
るホウ素やリンの影響が下部電極６２や高抵抗導電体部
６４に及ぶのを、ある程度防止することができる。ま
た、後工程の影響、たとえば、絶縁膜７０の加熱流動処
理における熱の影響や、水素を含む処理における水素の
影響が、下部電極６２や高抵抗導電体部６４に及ぶの
を、ある程度防止することができる。

【００６３】なお、上述の実施形態においては、不純物
を半導体層に注入する際、下部導電体部を形成するため
の領域および高抵抗導電体部を形成するための領域の上
にある絶縁体層を元の厚さのまま残すようにしたが、残
すべき絶縁体層の厚さが元の厚さより薄くなったとして
も、所定濃度の不純物が、下部導電体部を形成するため
の領域および高抵抗導電体部を形成するための領域に実
質的に到達しない程度であれば問題はない。

【００６４】また、不純物を半導体層に注入する際、低
抵抗導電体部を形成するための領域の上にある絶縁体層
の厚さを、所定濃度の不純物が、低抵抗導電体部を形成
するための領域に実質的に到達する程度まで薄くした
が、低抵抗導電体部を形成するための領域の上にある絶
縁体層を完全に除去するようにしてもよい。

【００６５】また、上述の実施形態においては、誘電体
部としてＯＮＯ膜を用いたが、誘電体部はこれに限定さ
れるものではなく、誘電性を有する物質であれば何を用
いてもよい。

【００６６】また、絶縁体層として、第１のシリコン酸
化膜とシリコン窒化膜とをこの順に積層した構造を有す
る絶縁体層を用いたが、絶縁体層は、これに限定される
ものではない。絶縁体層として、たとえば、一層のシリ
コン酸化膜、シリコン窒化膜、または、シリコン酸化窒
化膜などを用いることもできる。また、これらを組合せ
た２層以上の積層構造のものを絶縁体層として用いるこ
ともできる。

【００６７】また、上述の実施形態においては、上部導
電体部としてアルミ配線を用いたが、上部導電体部はこ
れに限定されるものではなく、導電性を有する物質であ
れば何を用いてもよい。

【００６８】また、上述の実施形態においては、半導体
層としてポリシリコン層を用いたが、半導体層は、これ
に限定されるものではない。半導体層として、たとえ
ば、シリコン層を用いることもできる。

【図面の簡単な説明】

【図１】図１Ａないし図１Ｂは、この発明の一実施形態
による半導体装置の製造方法を説明するための主要断面
図である。

【図２】図２Ａないし図２Ｂは、この発明の一実施形態
による半導体装置の製造方法を説明するための主要断面
図である。

【図３】図３Ａないし図３Ｂは、この発明の一実施形態
による半導体装置の製造方法を説明するための主要断面
図である。

【図４】図４Ａないし図４Ｂは、この発明の一実施形態
による半導体装置の製造方法を説明するための主要断面
図である。

【図５】図５Ａないし図５Ｂは、この発明の一実施形態
による半導体装置の製造方法を説明するための主要断面
図である。

【図６】図６Ａないし図６Ｂは、従来の半導体装置の製
造方法を説明するための主要断面図である。

【図７】図７Ａないし図７Ｂは、従来の半導体装置の製
造方法を説明するための主要断面図である。

【図８】図８Ａないし図８Ｂは、従来の半導体装置の製
造方法を説明するための主要断面図である。

【図９】図９Ａないし図９Ｂは、従来の半導体装置の製
造方法を説明するための主要断面図である。

【符号の説明】

４８・・・・・・ポリシリコン層５０・・・・・・シリコン酸化膜５４、５６・・・Ｎ膜５８・・・・・・Ｏ膜６２・・・・・・下部電極６４・・・・・・高抵抗導電体部６６・・・・・・ゲート電極Ｃ・・・・・・・キャパシタＲ・・・・・・・高抵抗素子Ｔ・・・・・・・ＭＯＳ形電界効果トランジスタ

Claims

【特許請求の範囲】

【請求項１】下部導電体部と誘電体部と上部導電体部と
をこの順に積層した構造を有する第１の素子と、所定の
比抵抗値の高抵抗導電体部を備えた第２の素子と、高抵
抗導電体部より低い比抵抗値の低抵抗導電体部を備えた
第３の素子と、を一つの半導体基板に形成する半導体装
置の製造方法であって、下部導電体部と高抵抗導電体部と低抵抗導電体部とを形
成するための半導体層と、誘電体部を形成するための絶
縁体層と、をこの順に積層した構造を有する半導体基板
を用意し、半導体層のうち下部導電体部を形成するための領域およ
び高抵抗導電体部を形成するための領域の上にある絶縁
体層を実質的に残すとともに、低抵抗導電体部を形成す
るための領域の上にある絶縁体層を実質的に除去し、残された絶縁体層をマスクとして、実質的に当該絶縁体
層を透過しないエネルギで所定濃度の不純物を半導体層
に注入するとともに実質的に当該絶縁体層を透過するエ
ネルギで当該所定濃度よりも低い濃度の不純物を半導体
層に注入することにより、半導体層に、不純物濃度の低
い下部導電体部および高抵抗導電体部、ならびに、不純
物濃度の高い低抵抗導電体部を形成し、下部導電体部の上に残された絶縁体層を利用して誘電体
部を形成し、当該誘電体部の上に上部導電体部を形成すること、を特徴とする、半導体装置の製造方法。
【請求項２】請求項１の半導体装置の製造方法におい
て、前記絶縁体層として、第１のシリコン酸化膜とシリコン
窒化膜とをこの順に積層した構造を有する絶縁体層を用
い、前記誘電体部を形成するに際し、前記下部導電体部の上
に残された絶縁体層の上に第２のシリコン酸化膜を形成
することで、第１のシリコン酸化膜とシリコン窒化膜と
第２のシリコン酸化膜とをこの順に積層した構造を有す
る誘電体部を形成すること、を特徴とするもの。