CN1316568C - 制造半导体器件的方法 - Google Patents
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Abstract
一种用于制造半导体器件的方法，包括如下步骤：在硅衬底10上形成多晶硅膜32；在用于电阻元件形成于其中的多晶硅膜32区域中注入掺杂物；图案化多晶硅膜32以由被注入掺杂物的多晶硅膜32形成电阻元件46，并且由未被注入掺杂物的多晶硅膜32形成栅极44a、44b。因此，电阻元件可以形成，同时抑制对与电阻元件同时形成于同一衬底上的晶体管特性的影响。
Description
技术领域
本发明涉及制造半导体器件的方法，更具体地，本发明涉及制造具有晶体管和电阻元件的半导体器件的方法。
背景技术
在半导体器件中，用于模拟电路等的一种元件是多晶硅电阻元件。通常多晶硅电阻元件由用于形成栅极的多晶硅膜在形成栅极的同时形成。一般地，多晶硅电阻元件的电阻值由掺杂物的离子注入来按需调整。
另一方面，在逻辑器件中，一般地，晶体管的栅极和源/漏极区域被硅化。这里，在与晶体管同时形成电阻元件时，在硅化栅极等步骤之前，进行用二氧化硅覆盖电阻元件的硅化阻隔，以防止硅化电阻元件。
在硅化阻隔中，用二氧化硅膜覆盖电阻元件。因此，需要在硅化阻隔之前注入用以调整电阻元件的电阻值的离子。
传统上，用于调整这样的电阻元件的电阻值的离子注入在处理栅极和电阻元件之前执行(参见，例如，日本已公开专利申请出版物No.2001-7220、日本已公开专利申请出版物No.Hei8-148649(1996)、日本已公开专利申请出版物No.Hei10-150154(1998)和日本已公开专利申请出版物No.2001-168281)。
首先，用于形成栅极和电阻元件的多晶硅膜形成于半导体衬底上。
接着，掺杂物离子被注入要在其中形成栅极的多晶硅膜区域中和要在其中形成电阻元件的多晶硅膜区域中。
接着，多晶硅膜被蚀刻以形成栅极和电阻元件。
接着，晶体管的源/漏极等由通常的半导体制造工艺所形成，并且电阻元件与晶体管同时形成。
如上所述，传统上，在与晶体管同时形成电阻元件时，要在其中形成晶体管的多晶硅膜区域和要在其中形成电阻元件的多晶硅膜区域在栅极形成之前被掺杂。
但是，在形成CMOS晶体管时，n型掺杂和p型掺杂使得n型掺杂区域和p型掺杂区域之间的多晶硅膜的蚀刻机制不同。这使得难以将n型栅极和p型栅极处理成相同的外形。
发明内容
本发明的目的是提供一种制造半导体器件的方法，其可以形成电阻元件，同时抑制对形成于同一衬底上的晶体管特性的影响。
根据本发明的一个方面，提供了一种制造半导体器件的方法，包括以下步骤：在半导体衬底上形成半导体膜；将掺杂物注入半导体膜的要形成电阻元件的第一区域中，掺杂物不被注入所述半导体膜的要形成栅极的第二区域中；以及在未对所述要形成栅极的第二区域注入任何掺杂物的情况下，图案化半导体膜以由被注入掺杂物的半导体膜形成电阻元件，并且由未被注入掺杂物的半导体膜形成栅极。
如上所述，根据本发明，半导体膜形成于半导体衬底上，掺杂物被注入半导体膜的所需区域，半导体膜被图案化以由掺杂的半导体膜形成电阻元件，并且由未掺杂的半导体膜形成栅极，因此可以形成电阻元件，同时抑制对形成于同一衬底上的晶体管特性的影响。
根据本发明，在栅极由无掺杂半导体膜形成之后，掺杂物被注入栅极中，这使得以相同的外形来形成不同导电类型的晶体管的栅极成为可能。
附图说明
图1是在透射电子显微镜观察下的栅极周围的下沉硅衬底表面的状态的视图。
图2A-2C是根据本发明的一个实施例的制造半导体器件的方法的步骤中的半导体器件的剖面图，其示出了本方法(部分1)。
图3A-3C是根据本发明的一个实施例的制造半导体器件的方法的步骤中的半导体器件的剖面图，其示出了本方法(部分2)。
图4A-4C是根据本发明的一个实施例的制造半导体器件的方法的步骤中的半导体器件的剖面图，其示出了本方法(部分3)。
图5A-5C是根据本发明的一个实施例的制造半导体器件的方法的步骤中的半导体器件的剖面图，其示出了本方法(部分4)。
图6A-6C是根据本发明的一个实施例的制造半导体器件的方法的步骤中的半导体器件的剖面图，其示出了本方法(部分5)。
图7A-7C是根据本发明的一个实施例的制造半导体器件的方法的步骤中的半导体器件的剖面图，其示出了本方法(部分6)。
图8A-8B是根据本发明的一个实施例的制造半导体器件的方法的步骤中的半导体器件的剖面图，其示出了本方法(部分7)。
具体实施方式
下面将参照图1、2A-2C、3A-3C、4A-4C、5A-5C、6A-6C、7A-7C和8A-8B，对根据本发明一个实施例的制造半导体器件的方法进行解释。
如上所述，当掺杂离子被注入要在其中形成晶体管的多晶硅膜区域中和要在其中形成电阻元件的多晶硅膜区域中时，传统技术已发现难以将n型栅极和p型栅极处理成相同的外形。
作为在栅极处理中防止这样的不便的手段，提出在栅极和电阻元件被处理之后注入离子。当在多晶硅膜被处理之后离子注入电阻元件中时，作为用于离子注入的掩膜的光刻胶膜必须形成于要在其中形成晶体管的区域中。接着，在用于调整电阻元件的电阻值的离子注入被执行之后必须去除光刻胶膜。
但是，覆盖在其中形成有栅极的要在其中形成晶体管的区域的光刻胶膜的去除是降低晶体管特性的一个原因，如下文所述。在去除光刻胶膜时，通常使用灰化和利用硫酸-过氧化氢混合物和氨-过氧化氢混合物的湿处理。灰化和湿处理使晶体管区域的硅衬底表面下沉。
图1是在透射电子显微镜的观测下，光刻胶膜被去除后栅极周围状态的视图。从图1所示的透射电子显微镜图像可以明显看出，栅极两侧的硅衬底表面由去除光刻胶膜的步骤而下沉。
由去除光刻胶膜的步骤引起的硅衬底表面的下沉量是几纳米那么小。但是，随着器件逐渐微型化，源/漏区变得非常浅。硅衬底表面的下沉影响源/漏区的轮廓，这是变化的晶体管特性和特性恶化的原因。
电阻元件不必基本上与晶体管同时形成。用于去除光刻胶膜的灰化等的时间在电阻元件与晶体管元件同时形成的情况和前者与后者不同时形成的情况之间是不同的，或者随着与晶体管同时形成的电阻元件的数目的不同而不同，这会导致变化的晶体管特性。
因此，如上所述，在掺杂离子简单地在栅极被处理之后被注入电阻元件的情况下，即使栅极可以被图案化为同样的外形，也可以想象到，将会发生另外的缺点，即栅极周围的硅衬底表面的下沉所导致的恶化的晶体管特性。
根据本实施例的制造半导体器件的方法使得与晶体管在同一个衬底上同时形成的电阻元件，在防止栅极周围的硅衬底表面的下沉所导致的晶体管特性的恶化时抑制对晶体管特性的影响。根据本实施例的半导体器件的制造方法将参照图2A-2C、3A-3C、4A-4C、5A-5C、6A-6C、7A-7C和8A-8B在下面详细解释。图2A-2C、3A-3C、4A-4C、5A-5C、6A-6C、7A-7C和8A-8B是根据本实施例的制造半导体器件的方法的步骤中的半导体器件的剖面图，其示出了本方法。在本实施例中，将以具有电阻元件和CMOS晶体管的半导体器件来举例说明。
首先，用于定义有源区的元件隔离膜12由例如STI(浅槽隔离)等形成于硅衬底中(见图2A)。
接下来，光刻胶膜14通过例如旋转涂敷等形成于整个表面上。接着，光刻胶膜14通过光刻被图案化，以在光刻胶膜14中形成开口，用于暴露要在其中形成NMOS晶体管的有源区的区域16。
接着，以光刻胶膜14作为掩膜，作为掺杂物的B(硼)离子被注入，以在要在其中形成NMOS晶体管的区域16中形成p型井20(见图2B)。
在p型井20形成之后，在离子注入中被用作掩膜的光刻胶膜14被去除。
接下来，光刻胶膜22通过例如旋转涂敷等形成于整个表面上。接着，光刻胶膜22通过光刻被图案化，以在光刻胶膜22中形成开口26，用于暴露要在其中形成PMOS晶体管的有源区的区域24。
接下来，以光刻胶膜22作为掩膜，作为掺杂物的P(磷)离子被注入，以在要在其中形成PMOS晶体管的区域24中形成n型井28(见图2C)。
在n型井28形成之后，在离子注入中被用作掩膜的光刻胶膜22被去除。
在p型井20和n型井28形成于硅衬底10中之后，由例如1.1nm厚的氮氧化硅膜形成的栅绝缘膜30通过利用例如RTA(快速退火法)等的表面氮氧化而形成于硅衬底10的有源区中(见图3A)。
接着，例如100nm厚的多晶硅膜32通过例如CVD(化学气相沉积)等形成于整个表面上。这里，可以通过形成非晶硅膜并且通过热处理使非晶硅结晶来形成多晶硅膜32。
接下来，光刻胶膜34通过例如旋转涂敷等形成于整个表面上。接着，光刻胶膜34通过光刻被图案化，以在光刻胶膜34中形成开口38，用于暴露要在其中形成电阻元件的区域36，其位于元件隔离膜12上。
接着，以光刻胶膜为掩膜，B离子作为掺杂物被注入要在其中形成电阻元件的区域36中的多晶硅膜32中(见图3B)。离子注入的条件是例如5keV的加速能和2×1015cm-2的剂量。这调整了与CMOS晶体管同时形成的电阻元件的电阻值。离子注入的条件，例如掺杂物的种类、剂量等，被合适地设置从而电阻元件的电阻值被设置为期望的值。
接着，依次执行灰化、利用硫酸-过氧化氢混合物的处理和利用氨-过氧化氢混合物的处理，从而去除在离子注入中用作掩膜的光刻胶膜32。灰化的条件是例如作为灰化气体的O2、CF4和H2的混合气体、1kW的功率和60秒的处理时间。硫酸-过氧化氢混合物处理和氨-过氧化氢混合物处理的条件分别是例如600秒的处理时间。
如上所述，根据本实施例的制造半导体器件的方法的特征主要在于，在与电阻元件同时形成的晶体管的栅极被图案化之前，以光刻胶膜34作为掩膜，用于调整电阻值的离子被注入要在其中形成电阻元件的区域中的多晶硅膜32中。
当用以调整电阻元件电阻值的离子注入在栅极被图案化后被执行时，用作掩膜的光刻胶膜必须形成于要在其中形成晶体管的区域中栅极已被图案化的地方。因此，用作掩膜的光刻胶膜必须在离子注入之后通过灰化和利用硫酸-过氧化氢混合物和氨-过氧化氢混合物的湿处理被去除。但是，用于去除光刻胶膜的灰化和湿处理不仅使用作掩膜的光刻胶膜下沉，也使将成为延伸源/漏极的延伸区域的区域和其它不被栅极覆盖的区域中的硅衬底表面下沉。
与此形成对比，在根据本实施例的半导体器件制造方法中，如上所述，以光刻胶膜34作为掩膜，用于调整电阻值的离子被注入要在其中形成电阻元件的区域36中的多晶硅膜32中。由此，当光刻胶膜在用于调整电阻元件的电阻值的离子注入被执行之后被去除时，将成为延伸源/漏极的延伸区域的区域和其它区域中的硅衬底表面不会下沉。即使用以调整电阻元件的电阻值的离子注入以例如高于1×1015cm-2的高剂量执行，并且灰化和湿处理必须长时间执行以去除作为掩膜的光刻胶膜，硅衬底表面也不会发生下沉。从而，当电阻元件与晶体管同时形成时，延伸区域中的硅衬底表面的下沉可以被抑制。这产生了如下的良好效果。
首先，在与电阻元件同时形成的晶体管的延伸区域中的离子注入的深度可以很浅，因此掺杂物向栅极以下的侵入可以被抑制，从而有效沟道长度的缩短可以被抑制。
其次，延伸区域和晶体管栅极之间交界处的强电场的产生可以被抑制，因此热载流子的产生可以被抑制。
此外，穿透现象，即发生在离子被注入延伸区域中时，离子在晶体管的延伸区域和栅极交界处的集中可以被抑制。
如上所述，当作为掩膜的光刻胶膜34被去除之后，例如30nm厚的二氧化硅膜40通过例如CVD等形成于多晶硅膜32上(见图3C)。
接着，光刻胶膜42通过例如旋转涂敷等形成于二氧化硅膜40上。接着，通过光刻法将光刻胶膜42留在栅极上和要在其中形成电阻元件的区域中(见图4A)。
接下来，以光刻胶膜42作为掩膜，用作硬掩膜的二氧化硅膜40通过例如RIE(反应离子蚀刻)等被图案化。
接着，以光刻胶膜42和二氧化硅膜40作为掩膜，多晶硅膜32通过例如RIE等被图案化，以由多晶硅膜32形成栅极44a、44b和电阻元件46(见图4C)。
根据本实施例的制造半导体器件的方法的特征还主要在于栅极44a、44b形成于掺杂离子被注入要在其中形成NMOS晶体管的区域16和要在其中形成PMOS晶体管的区域24中的多晶硅膜32中之前。这使得当栅极44a、44b被图案化时，要在其中形成NMOS晶体管的区域16和要在其中形成PMOS晶体管的区域24间多晶硅膜32的蚀刻机制没有差别，因此，NMOS晶体管和PMOS晶体管的栅极可以形成为相同的外形。
在栅极44a、44b和电阻元件46形成后，用作蚀刻掩膜的光刻胶膜42和二氧化硅膜40被去除。
接下来，光刻胶膜48通过例如旋转涂敷等形成于整个表面上。接着，光刻胶膜48通过光刻法被图案化，从而形成开口50，用于暴露要在其中形成NMOS晶体管的区域16。
接着，以栅极44a和光刻胶膜48作为掩膜，As(砷)离子作为掺杂物被注入。于是，形成延伸源/漏极的浅区域的延伸区域52a通过与栅极44a自对准而形成于硅衬底10中(见图5A)。离子注入的条件可以是例如3.0keV的离子加速能和1.0×1015cm-2的剂量。与此同时，掺杂物被注入栅极44a。
延伸区域52a形成后，依次执行灰化、硫酸-过氧化氢混合物处理和氨-过氧化氢混合物处理，从而去除在离子注入中用作掩膜的光刻胶膜48。灰化的条件是，例如，灰化气体是O2、CF4、N2和H2的混合气体，功率是1kW以及处理时间是30秒。作为硫酸-过氧化氢混合物处理和氨-过氧化氢混合物处理的条件，例如，处理时间分别是600秒和300秒。用于形成延伸部分52a的离子注入的条件允许灰化、硫酸过氧化物水溶液处理、氨过氧化物水溶液处理等的执行周期短于在用于调整电阻元件电阻值的离子注入中作为掩膜的光刻胶膜34的去除周期。
接着，光刻胶膜54通过例如旋转涂敷等形成于整个表面上。接着，光刻胶膜54通过光刻法被图案化，从而在光刻胶膜54中形成开口56，用于暴露要在其中形成PMOS晶体管的区域24。
接着，以栅极44b和光刻胶膜54作为掩膜，B离子作为掺杂物被注入。这形成了在硅衬底10中通过与栅极44b自对准而形成延伸源/漏极的浅区域的延伸区域58a(见图5B)。作为离子注入的条件，例如，离子加速能可以是0.3keV，剂量可以是1.0×1015cm-2。与此同时，掺杂物也被注入栅极44b。
延伸区域58a形成后，依次执行灰化、硫酸-过氧化氢混合物处理和氨-过氧化氢混合物处理，从而去除在离子注入中用作掩膜的光刻胶膜54。用于形成延伸部分58a的离子注入的条件允许灰化、硫酸-过氧化氢混合物处理、氨-过氧化氢混合物处理等的执行周期短于在用于调整电阻元件电阻值的离子注入中作为掩膜的光刻胶膜34的去除周期。
接着，例如30nm厚的二氧化硅膜60通过例如CVD等形成于整个表面上。形成多晶硅膜60的条件，例如，原材料气体可以是TEOS(四乙氧基硅烷)，膜形成炉的压强可以是0.1-0.4托，温度可以是570-640℃，TEOS的流速可以是300-400sccm，O2的流速可以是2-30sccm。
接着，例如800nm厚的氮化硅膜62通过例如CVD等形成于整个表面上(见图5C)。作为形成氮化硅膜62的条件，例如，原材料气体可以是DCS(二氯甲硅烷)和NH3，温度可以是650-750℃，DCS的流速可以是50-200sccm，NH3的流速可以是200-1000sccm。
接着，光刻胶膜64通过例如旋转涂敷等形成于整个表面上。接着，光刻胶膜64通过光刻法被图案化，留下的部分覆盖电阻元件46及其周围部分的上表面(见图6A)。
接着，以光刻胶膜64作为掩膜，氮化硅膜62和二氧化硅膜60被通过例如RIE等进行各向异性蚀刻。于是由二氧化硅膜60和氮化硅膜62组成的侧壁绝缘膜66形成于栅极44a、44b的侧壁。另一方面，以光刻胶膜64作为掩膜，电阻元件46被二氧化硅膜60和氮化硅膜62覆盖(见图6B)。于是电阻元件46被二氧化硅膜60和氮化硅膜62覆盖，从而保护电阻元件不发生后面将要说明的硅化处理中的硅化反应。
侧壁绝缘膜66形成后，用作蚀刻掩膜的光刻胶膜64被去除。
接下来，光刻胶膜68通过例如旋转涂敷等形成于整个表面上。接着，光刻胶膜68通过光刻法被图案化，从而在光刻胶膜68中形成开口70，用于暴露要在其中形成NMOS晶体管的区域16。
接着，以栅极44a和侧壁绝缘膜66作为掩膜，P离子作为掺杂物被注入。于是掺杂物注入栅极44a，并且形成源/漏极的深区域的掺杂扩散区域52b形成了(见图6C)。离子注入的条件是例如6keV的离子加速能和8.0×1015cm-2的剂量。
掺杂扩散区域52b形成后，用作离子注入掩膜的光刻胶膜68被去除。
接着，光刻胶膜72通过例如旋转涂敷等形成于整个表面上。接着，光刻胶膜72通过光刻法被图案化，从而在光刻胶膜72中形成开口74，用于暴露要在其中形成PMOS晶体管的区域24。
接下来，以栅极44b和侧壁绝缘膜66作为掩膜，B离子作为掺杂物被注入。于是掺杂物注入栅极44b，并且形成源/漏极的深区域的掺杂扩散区域58b形成了(见图7A)。离子注入的条件是例如2keV的离子加速能和4.0×1015cm-2的剂量。
掺杂扩散区域58b形成后，用作离子注入掩膜的光刻胶膜72被去除。
接着，通过例如RTA等执行热处理，以激活NMOS晶体管和PMOS晶体管中的各个延伸区域52a、58a和掺杂扩散区域52b、58b中的掺杂物。此热处理还激活电阻元件46中的掺杂物。作为通过RTA等的热处理的条件，可以使用氮气，加热温度可以是1000℃，并且加热时间可以是5秒。于是，对于NMOS晶体管，由延伸区域52a和掺杂扩散区域52b形成的延伸源/漏极结构的源/漏极扩散层52形成了。对于PMOS晶体管，由延伸区域58a和掺杂扩散区域58b形成的延伸源/漏极结构的源/漏极扩散层58形成了(见图7B)。
接着，用于硅化栅极44a、44b和源/漏极扩散层52、58的表面的Co膜76和TiN膜78被依次沉积在整个表面上(见图7C)。
接下来，Co膜76通过例如RTA等的热处理而被硅化。此时，覆盖侧壁66的氮化硅膜62上的Co膜76、元件隔离膜12和电阻元件46不与其下的氧化物膜反应。只有沉积在栅极44a、44b和源/漏极扩散层52、58上的Co膜76通过自对准而被硅化，因此CoSi2膜78选择性地形成于栅极44a、44b和源/漏极扩散层52、58上(见图8A)。被二氧化硅膜60和氮化硅膜62覆盖的电阻元件46被保护不发生硅化反应。
接下来，TiN膜78和未反应的Co膜通过湿式蚀刻被去除，硅化处理完成(见图8B)。
于是，与形成CMOS晶体管的NMOS晶体管82和PMOS晶体管84的形成同时，电阻元件46由未硅化的多晶硅形成。通过根据本实施例的制造半导体器件的方法，由未硅化的多晶硅形成的电阻元件46可以具有例如大约1kΩ/方的表面电阻率。
如上所述，根据本实施例，具有暴露要在其中形成电阻元件的区域36的开口38的光刻胶膜34形成于多晶硅膜32上；以光刻胶膜34作为掩膜，掺杂离子被注入在开口38中所暴露的多晶硅膜32，以调整电阻元件的电阻值；光刻胶膜34在离子注入之后被去除，并且多晶硅膜32被蚀刻，以在已注入掺杂离子的多晶硅膜32的区域中形成电阻元件46，以及在要在其中形成晶体管的多晶硅膜32的区域16、24中形成栅极44a、44b，因此晶体管延伸区域等的硅衬底表面的下沉可以被抑制。
与电阻元件46同时形成的NMOS晶体管82和PMOS晶体管84的延伸区域52a、58a以及其它区域中的硅衬底10的表面的下沉可以被抑制，因此延伸区域52a、58a中的离子注入的深度可以变浅。这抑制了掺杂物向栅极以下的侵入，从而有效沟道长度的缩短可以被抑制。
晶体管的延伸区域52a、58a和栅极44a、44b之间交界处中的强电场的产生可以被抑制，因此热载流子的产生可以被抑制。
此外，穿透现象，即发生在离子被注入延伸区域52a、58a中时，离子在延伸区域52a、58a和晶体管栅极44a、44b交界处的集中的产生可以被抑制。
根据本实施例，在掺杂离子被注入要在其中形成NMOS晶体管的区域16和要在其中形成PMOS晶体管的区域24中的多晶硅膜32中之前，形成栅极44a、44b，使得NMOS晶体管82和PMOS晶体管84的栅极44a、44b以相同的外形形成。
于是，根据本实施例的制造半导体器件的方法可以以高性能制造具有晶体管和电阻元件的半导体器件。
本发明不限于上述实施例，可以包括其它各种变形。
例如，在上述实施例中，一个电阻元件与CMOS晶体管同时形成。但是，可以形成多个电阻，并且在这种情况下，以光刻胶膜作为掩膜，电阻元件的电阻值通过在要在其中形成多个电阻元件的各个区域中的多晶硅膜中注入掺杂离子来调整。多个不同电阻值的电阻元件可以按需通过改变掺杂物的种类和剂量来形成。
在上述实施例中，B离子作为掺杂物被注入，以调整电阻元件的电阻值，但是掺杂物不必是B。P等的离子可以作为掺杂物被注入，以调整电阻元件的电阻值。
在上述实施例中，形成了具有NMOS晶体管和PMOS晶体管的CMOS晶体管以及电阻元件。本发明适用于电阻元件与NMOS晶体管或者PMOS晶体管同时形成的情况。
在上述实施例中，侧壁绝缘膜具有二氧化硅膜和氮化硅膜的层式结构。侧壁绝缘膜的结构不限于上述层式结构。
上述实施例中，用于调整电阻元件电阻值的离子注入和用于形成延伸区域的离子注入被分开执行。但是，在相同的条件可以用于两种离子注入的情况下，二者可以被同时执行。在这种情况下，以具有暴露要在其中形成NMOS晶体管的区域或要在其中形成PMOS晶体管的区域，并暴露电阻元件的开口的光刻胶膜作为掩膜，掺杂离子被注入。用于调整电阻元件的电阻值的离子注入和用于形成延伸区域的离子注入被同时执行，因此，可以减少多个制造步骤。
在上述的实施例中，多晶硅被用作电阻元件的材料，但是电阻元件的材料不限于多晶硅。作为电阻元件的材料，可以使用各种能在其中注入掺杂物从而调整电阻元件的电阻值的半导体材料。
Claims (19)
1.一种制造半导体器件的方法，包括以下步骤：
在半导体衬底之上形成半导体膜；
将掺杂物注入所述半导体膜的要形成电阻元件的第一区域中，所述掺杂物不被注入所述半导体膜的要形成栅极的第二区域中；以及
在未对所述要形成栅极的第二区域注入任何掺杂物的情况下，图案化所述半导体膜以由被注入所述掺杂物的半导体膜形成所述电阻元件，并且由未被注入所述掺杂物的半导体膜形成所述栅极。
2.如权利要求1所述的制造半导体器件的方法，还包括，在形成栅极的步骤之后，将掺杂物注入所述栅极中的步骤。
3.如权利要求2所述的制造半导体器件的方法，其中
在将所述掺杂物注入所述栅极中的步骤中，所述掺杂物被注入栅极两侧的半导体衬底中以形成掺杂扩散区域。
4.如权利要求2所述的制造半导体器件的方法，其中
在形成所述栅极的步骤中，形成第一栅极和第二栅极，以及
在将所述掺杂物注入所述栅极中的步骤中，第一导电型掺杂物被注入所述第一栅极，并且第二导电型掺杂物被注入所述第二栅极。
5.如权利要求3所述的制造半导体器件的方法，其中
在形成所述栅极的步骤中，形成第一栅极和第二栅极，以及
在将所述掺杂物注入所述栅极中的步骤中，第一导电型掺杂物被注入所述第一栅极，并且第二导电型掺杂物被注入所述第二栅极。
6.如权利要求1所述的制造半导体器件的方法，其中
在将所述掺杂物注入所述半导体膜中的步骤中，所述掺杂物以彼此不同的浓度被注入所述第一区域的多个区域中，以形成电阻值彼此不同的多个电阻元件。
7.如权利要求2所述的制造半导体器件的方法，其中
在将所述掺杂物注入所述半导体膜中的步骤中，所述掺杂物以彼此不同的浓度被注入所述第一区域的多个区域中，以形成电阻值彼此不同的多个电阻元件。
8.如权利要求3所述的制造半导体器件的方法，其中
在将所述掺杂物注入所述半导体膜中的步骤中，所述掺杂物以彼此不同的浓度被注入所述第一区域的多个区域中，以形成电阻值彼此不同的多个电阻元件。
9.如权利要求1所述的制造半导体器件的方法，在形成所述栅极的步骤之后，还包括如下步骤：
形成用于覆盖所述栅极和所述电阻元件的绝缘膜；以及
蚀刻所述绝缘膜，以保留所述电阻元件上的绝缘膜，并在所述栅极的侧壁上形成侧壁绝缘膜。
10.如权利要求2所述的制造半导体器件的方法，在形成所述栅极的步骤之后，还包括如下步骤：
形成用于覆盖所述栅极和所述电阻元件的绝缘膜；以及
蚀刻所述绝缘膜，以保留所述电阻元件上的绝缘膜并在所述栅极的侧壁上形成侧壁绝缘膜。
11.如权利要求3所述的制造半导体器件的方法，在形成所述栅极的步骤之后，还包括如下步骤：
形成用于覆盖所述栅极和所述电阻元件的绝缘膜；以及
蚀刻所述绝缘膜，以保留所述电阻元件上的绝缘膜并在所述栅极的侧壁上形成侧壁绝缘膜。
12.如权利要求9所述的制造半导体器件的方法，在形成所述侧壁绝缘膜的步骤之后，还包括如下步骤：在所述栅极形成于其上的所述半导体衬底上形成钴膜；执行热处理以硅化所述钴膜，从而在所述栅极和所述栅极两侧的半导体衬底上形成硅化物膜。
13.如权利要求10所述的制造半导体器件的方法，在形成所述侧壁绝缘膜的步骤之后，还包括如下步骤：在所述栅极形成于其上的所述半导体衬底上形成钴膜；执行热处理以硅化所述钴膜，从而在所述栅极和所述栅极两侧的半导体衬底上形成硅化物膜。
14.如权利要求1所述的制造半导体器件的方法，其中
在将所述掺杂物注入所述半导体膜中的步骤中，所述掺杂物是以1×1015cm-2或以上的剂量被注入的离子。
15.如权利要求2所述的制造半导体器件的方法，其中
在将所述掺杂物注入所述半导体膜中的步骤中，所述掺杂物是以1×1015cm-2或以上的剂量被注入的离子。
16.如权利要求3所述的制造半导体器件的方法，其中
在将所述掺杂物注入所述半导体膜中的步骤中，所述掺杂物是以1×1015cm-2或以上的剂量被注入的离子。
17.如权利要求1所述的制造半导体器件的方法，其中
在形成所述半导体膜的步骤中，所述半导体膜由多晶硅或非晶硅形成。
18.如权利要求2所述的制造半导体器件的方法，其中
在形成所述半导体膜的步骤中，所述半导体膜由多晶硅或非晶硅形成。
19.如权利要求3所述的制造半导体器件的方法，其中
在形成所述半导体膜的步骤中，所述半导体膜由多晶硅或非晶硅形成。
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| JP2008311457A (ja) * | 2007-06-15 | 2008-12-25 | Renesas Technology Corp | 半導体装置の製造方法 |
| US8969151B2 (en) * | 2008-02-29 | 2015-03-03 | Globalfoundries Singapore Pte. Ltd. | Integrated circuit system employing resistance altering techniques |
| US7932146B2 (en) * | 2008-03-20 | 2011-04-26 | United Microelectronics Corp. | Metal gate transistor and polysilicon resistor and method for fabricating the same |
| CN101552229B (zh) * | 2008-03-31 | 2012-04-11 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| JP5601026B2 (ja) * | 2010-05-21 | 2014-10-08 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
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| US8482078B2 (en) | 2011-05-10 | 2013-07-09 | International Business Machines Corporation | Integrated circuit diode |
| US9111756B2 (en) * | 2013-09-23 | 2015-08-18 | GlobalFoundries, Inc. | Integrated circuits with protected resistors and methods for fabricating the same |
| CN109248337B (zh) * | 2018-09-19 | 2021-03-30 | 深圳齐康医疗器械有限公司 | 一种人工真皮修复材料及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61113269A (ja) * | 1984-11-08 | 1986-05-31 | Rohm Co Ltd | 半導体装置 |
| JPH04127565A (ja) * | 1990-09-19 | 1992-04-28 | Nec Corp | 抵抗素子を有する半導体装置 |
| CN1195425A (zh) * | 1995-08-28 | 1998-10-07 | 西门子公司 | 制造一种eeprom－半导体结构的方法 |
| JPH11204738A (ja) * | 1998-01-19 | 1999-07-30 | Rohm Co Ltd | 半導体装置の製造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2934738B2 (ja) * | 1994-03-18 | 1999-08-16 | セイコーインスツルメンツ株式会社 | 半導体装置およびその製造方法 |
| US5506158A (en) * | 1994-07-27 | 1996-04-09 | Texas Instruments Incorporated | BiCMOS process with surface channel PMOS transistor |
| JP3348997B2 (ja) | 1994-11-17 | 2002-11-20 | 株式会社東芝 | 半導体装置の製造方法 |
| US5734179A (en) * | 1995-12-12 | 1998-03-31 | Advanced Micro Devices, Inc. | SRAM cell having single layer polysilicon thin film transistors |
| US5866451A (en) * | 1996-05-28 | 1999-02-02 | Taiwan Semiconductor Manufacturing Company Ltd | Method of making a semiconductor device having 4t sram and mixed-mode capacitor in logic |
| JP2927257B2 (ja) | 1996-11-20 | 1999-07-28 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100215845B1 (ko) * | 1997-03-17 | 1999-08-16 | 구본준 | 반도체소자 제조방법 |
| JP4392867B2 (ja) * | 1998-02-06 | 2010-01-06 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| JP3348070B2 (ja) | 1999-04-21 | 2002-11-20 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US6180462B1 (en) * | 1999-06-07 | 2001-01-30 | United Microelectronics Corp. | Method of fabricating an analog integrated circuit with ESD protection |
| US6156602A (en) * | 1999-08-06 | 2000-12-05 | Chartered Semiconductor Manufacturing Ltd. | Self-aligned precise high sheet RHO register for mixed-signal application |
| JP2001168281A (ja) | 1999-12-08 | 2001-06-22 | Sony Corp | 半導体装置及びその製造方法 |
| JP2002313940A (ja) * | 2001-04-10 | 2002-10-25 | Seiko Instruments Inc | 半導体装置の製造方法 |
| US6727133B1 (en) * | 2002-11-21 | 2004-04-27 | Texas Instruments Incorporated | Integrated circuit resistors in a high performance CMOS process |
| US6730554B1 (en) * | 2002-11-21 | 2004-05-04 | Texas Instruments Incorporated | Multi-layer silicide block process |
-
2002
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- 2003-09-30 US US10/673,354 patent/US6936520B2/en not_active Expired - Lifetime
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- 2003-10-27 CN CNB2003101023572A patent/CN1316568C/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61113269A (ja) * | 1984-11-08 | 1986-05-31 | Rohm Co Ltd | 半導体装置 |
| JPH04127565A (ja) * | 1990-09-19 | 1992-04-28 | Nec Corp | 抵抗素子を有する半導体装置 |
| CN1195425A (zh) * | 1995-08-28 | 1998-10-07 | 西门子公司 | 制造一种eeprom－半导体结构的方法 |
| JPH11204738A (ja) * | 1998-01-19 | 1999-07-30 | Rohm Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200414321A (en) | 2004-08-01 |
| CN1499577A (zh) | 2004-05-26 |
| US20040097032A1 (en) | 2004-05-20 |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| ASS | Succession or assignment of patent right |
Owner name: FUJITSU MICROELECTRONICS CO., LTD. Free format text: FORMER OWNER: FUJITSU LIMITED Effective date: 20081024 |
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| TR01 | Transfer of patent right |
Effective date of registration: 20081024 Address after: Tokyo, Japan, Japan Patentee after: Fujitsu Microelectronics Ltd. Address before: Kanagawa Patentee before: Fujitsu Ltd. |
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Owner name: FUJITSU SEMICONDUCTORS CO., LTD Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD. |
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Granted publication date: 20070516 Termination date: 20191027 |
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