JPS61113269A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61113269A JPS61113269A JP23620084A JP23620084A JPS61113269A JP S61113269 A JPS61113269 A JP S61113269A JP 23620084 A JP23620084 A JP 23620084A JP 23620084 A JP23620084 A JP 23620084A JP S61113269 A JPS61113269 A JP S61113269A
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Links
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- 239000012535 impurity Substances 0.000 claims abstract description 12
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- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 4
- 239000011574 phosphorus Substances 0.000 abstract description 4
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/8605—Resistors with PN junctions
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は半導体装置に係り、特に高抵抗が用いられる
ＭＯ３構造の半導体装置に関する。
ＭＯ３構造の半導体装置に関する。
（ロ）従来技術
従来、この種の半導体装置における抵抗は拡散抵抗ある
いはＭＯ３Ｉ−ランシタを使った抵抗が用いられる。し
かして高抵抗が必要な場合は、占有面積が比較的小さく
てすむＭＯＳトランジスタが用いられる。叩ち、第２図
（ａ）に示すようにゲート電極１１に適宜の電圧を与え
て、ソース１２とドレイン１３との間のＯＮ抵抗を利用
している。
いはＭＯ３Ｉ−ランシタを使った抵抗が用いられる。し
かして高抵抗が必要な場合は、占有面積が比較的小さく
てすむＭＯＳトランジスタが用いられる。叩ち、第２図
（ａ）に示すようにゲート電極１１に適宜の電圧を与え
て、ソース１２とドレイン１３との間のＯＮ抵抗を利用
している。
しかしながら、例えば数ＭΩ以上の高抵抗になると、同
図（ｂｌに示すようにゲート幅Ｌ１を小さくしていくが
、この幅はホトリソグラフィの精度の関係上、一定収上
に細くすることは出来ない。そこで高抵抗値を得るため
にはゲート長さＬ２を大きくしなければならない。その
結果、ＭＯＳトランジスタを利用したとしても高抵抗値
を得ようとすると素子占有面積が大きくなるという問題
が生じる。
図（ｂｌに示すようにゲート幅Ｌ１を小さくしていくが
、この幅はホトリソグラフィの精度の関係上、一定収上
に細くすることは出来ない。そこで高抵抗値を得るため
にはゲート長さＬ２を大きくしなければならない。その
結果、ＭＯＳトランジスタを利用したとしても高抵抗値
を得ようとすると素子占有面積が大きくなるという問題
が生じる。
（ハ）目的
この発明はＭＯ３構造の半導体装置において高抵抗素子
を比較的小さい素子面積で形成できる半導体装置を提供
することを目的としている。
を比較的小さい素子面積で形成できる半導体装置を提供
することを目的としている。
（ニ）構成
この発明に係る半導体装置は、両電極層をＭＯＳトラン
ジスタのソース、ドレイン不純物層を形成する工程と同
一の工程で形成し、前記両電極層の間に形成される抵抗
層を該電極層と同一極の不鈍物をイオン打ち込みするこ
とによって形成したことを特徴としている。
ジスタのソース、ドレイン不純物層を形成する工程と同
一の工程で形成し、前記両電極層の間に形成される抵抗
層を該電極層と同一極の不鈍物をイオン打ち込みするこ
とによって形成したことを特徴としている。
（ホ）実施例
第１図はこの発明に係る半導体装置の構成を略示した断
面図である。
面図である。
図においてｌは図示しない半導体基板表面に成長された
Ｎ形のエピタキシャル層である。２は前記エピタキシャ
ルＮ１に形成されるＰウェル層である。このＰウェル層
２は例えば、硼素をイオン打ち込みすることにより形成
される。３．３°はＮ形不鈍物としての例えば、燐をイ
オン打ち込みすることにより形成される電極層である。
Ｎ形のエピタキシャル層である。２は前記エピタキシャ
ルＮ１に形成されるＰウェル層である。このＰウェル層
２は例えば、硼素をイオン打ち込みすることにより形成
される。３．３°はＮ形不鈍物としての例えば、燐をイ
オン打ち込みすることにより形成される電極層である。
この電極層３．３′は他のＭＯＳトランジスタのソース
、ドレインと同一の工程で形成される。４は前記両電極
層３．３゛の間に形成される抵抗層である。
、ドレインと同一の工程で形成される。４は前記両電極
層３．３゛の間に形成される抵抗層である。
この抵抗層４は電極層３．３′と同一極の不純物である
例えば、燐をイオン打ち込みすることにより形成される
。このイオン打ち込みは通常、ＭＯＳトランジスタにお
いて行われるようなスレッショルド電圧調整と同様の方
法でおこなわれるが、その濃度は高い抵抗値を得る場合
充分に低い濃度に設定される。
例えば、燐をイオン打ち込みすることにより形成される
。このイオン打ち込みは通常、ＭＯＳトランジスタにお
いて行われるようなスレッショルド電圧調整と同様の方
法でおこなわれるが、その濃度は高い抵抗値を得る場合
充分に低い濃度に設定される。
なお、同図における５は基板表面に形成された選択酸化
膜、６はゲート酸化膜であって、これらも他のＭＯ５＋
−ランジスタの場合と同一の工程で形成されるものであ
る。７．７′は前記電極装置３．３′にオーミック接続
される電極であり、例えばアルミニウムより形成されて
いる。
膜、６はゲート酸化膜であって、これらも他のＭＯ５＋
−ランジスタの場合と同一の工程で形成されるものであ
る。７．７′は前記電極装置３．３′にオーミック接続
される電極であり、例えばアルミニウムより形成されて
いる。
なお、上述の実施例ではＮ形のエピタキシャル層１に形
成されたＰウェル層２に電極層、抵抗層をＮ形不鈍物層
で形成したが、この発明はこれに限られるものでなくＮ
形エピタキシャル層にこれらをＰ形不鈍物層で形成して
もよい。
成されたＰウェル層２に電極層、抵抗層をＮ形不鈍物層
で形成したが、この発明はこれに限られるものでなくＮ
形エピタキシャル層にこれらをＰ形不鈍物層で形成して
もよい。
（へ）効果
この発明に係る半導体装置は、ＭＯ３Ｉ−ランジスタの
ソース、ドレイン不純物層と同一工程で形成される二つ
の電極層と、前記両電極層の間にこれらと同一極の不純
物を低濃度にイオン打ち込みされることによって形成さ
れる抵抗層とを備えた抵抗素子を具備している。したが
って、この発明によれば抵抗層の濃度を充分低くするこ
とができるので従来装置のようにゲートを長くする必要
がなく、そのため素子の占有面積を小さい高抵抗素子を
形成することができる。
ソース、ドレイン不純物層と同一工程で形成される二つ
の電極層と、前記両電極層の間にこれらと同一極の不純
物を低濃度にイオン打ち込みされることによって形成さ
れる抵抗層とを備えた抵抗素子を具備している。したが
って、この発明によれば抵抗層の濃度を充分低くするこ
とができるので従来装置のようにゲートを長くする必要
がなく、そのため素子の占有面積を小さい高抵抗素子を
形成することができる。
また、発明に係る半導体装置における抵抗素子の構成要
素の多くは、この半導体装置に含まれる他のＭＯＳトラ
ンジスタと同一の工程で形成さ、れる。した京晧、この
発明によれば特別の工程を経ることな（高抵抗素子を形
成することができるという別異の効果をも奏する。
素の多くは、この半導体装置に含まれる他のＭＯＳトラ
ンジスタと同一の工程で形成さ、れる。した京晧、この
発明によれば特別の工程を経ることな（高抵抗素子を形
成することができるという別異の効果をも奏する。
第１図はこの発明の一実施例に係る半導体装置の構成を
略示した部分断面図、第２図は従来の半導体装置の説明
図であって、特に＋８１図はその部分断面図、Ｆｂ１図
は平面図である。 ２・・・Ｐウェル層、３．３“・・・電極層、４・・・
抵抗層、７．７′・・・電極。
略示した部分断面図、第２図は従来の半導体装置の説明
図であって、特に＋８１図はその部分断面図、Ｆｂ１図
は平面図である。 ２・・・Ｐウェル層、３．３“・・・電極層、４・・・
抵抗層、７．７′・・・電極。
Claims (1)
- （１）ＭＯＳトランジスタのソース、ドレイン不純物層
を形成する工程と同一工程で形成される二つの電極層と
、前記両電極層の間にこれらの電極層と同一極の不純物
を低濃度にイオン打ち込みされることによって形成され
る抵抗層とからなる抵抗素子を具備したことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23620084A JPS61113269A (ja) | 1984-11-08 | 1984-11-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23620084A JPS61113269A (ja) | 1984-11-08 | 1984-11-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61113269A true JPS61113269A (ja) | 1986-05-31 |
Family
ID=16997261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23620084A Pending JPS61113269A (ja) | 1984-11-08 | 1984-11-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61113269A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002211549A (ja) * | 2001-01-18 | 2002-07-31 | Uni Charm Corp | 折り畳み可能な紙箱 |
| CN1316568C (zh) * | 2002-10-31 | 2007-05-16 | 富士通株式会社 | 制造半导体器件的方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4973086A (ja) * | 1972-09-26 | 1974-07-15 |
-
1984
- 1984-11-08 JP JP23620084A patent/JPS61113269A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4973086A (ja) * | 1972-09-26 | 1974-07-15 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002211549A (ja) * | 2001-01-18 | 2002-07-31 | Uni Charm Corp | 折り畳み可能な紙箱 |
| CN1316568C (zh) * | 2002-10-31 | 2007-05-16 | 富士通株式会社 | 制造半导体器件的方法 |
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