KR20220168735A - 고저항 폴리 레지스터 형성 방법 - Google Patents

고저항 폴리 레지스터 형성 방법 Download PDF

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이희승
정정문
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주식회사 키파운드리
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Abstract

본 개시는 반도체 소자의 폴리 레지스터 형성 방법에 관한 것으로서, 고농도 N형 도펀트 이온 주입 및 고농도 P형 도펀트 이온 주입을 폴리 레지스터 영역에 함으로써, 마스크 공정의 추가 없이도 고저항 폴리 레지스터를 형성하는 방법에 관한 것이다.

Description

고저항 폴리 레지스터 형성 방법{Method for Forming High Resistance Poly Resistor}
본 개시는 반도체 소자의 폴리 레지스터(또는 폴리 저항기 또는 폴리 리지스터) 형성 방법에 관한 것으로서, 특히 마스크 공정의 추가 없이도 고저항 폴리 레지스터를 형성하는 방법에 관한 것이다.
일반적으로 아날로그 반도체 장치는 로우(low)와 하이(high)의 두 가지 상태만의 신호를 갖는 디지털 반도체 장치와는 다르게 여러 상태의 정보를 저장하기 위해서 회로의 필요한 각각의 노드(node)에 레지스터와 캐패시터를 추가하게 되며, 이러한 레지스터의 저항 값과 캐패시터의 용량은 전압의 변화에 따라 변화가 큰 경우 불량이 발생한다.
고저항 폴리 레지스터를 형성하는 종래의 방법은, 높은 저항을 구현하기 위해 필요한 마스크 공정을 이용하여 제작한다. 즉 도핑 되지 않은 폴리-실리콘 위에 포토 마스크 공정을 통해 고저항 폴리 레지스터 영역만 노출하고, 낮은 농도로 이온을 주입하여 고저항 폴리 레지스터를 형성한다.
그러나 이러한 종래의 고저항 폴리 레지스터를 형성 방법은 마스크가 추가로 필요하고, 이러한 패터닝 공정 및 이온 주입 공정이 추가로 필요하므로 공정 비용이 증가되는 단점을 가진다.
실시 예는 고저항 폴리 레지스터 형성 방법에 관한 것으로서, 고농도 N형 도펀트 이온 주입 및 고농도 P형 도펀트 이온 주입을 순차적으로 폴리 레지스터 영역에 실시 함으로써, 마스크 추가 없이 고저항 폴리 레지스터를 형성하는 것을 목적으로 한다.
본 개시의 실시 예는 전술한 과제를 해결하기 위한 수단으로서 다음의 실시 예를 가진다.
일 실시 예에 따른 고저항 폴리 레지스터 형성 방법은 기판 상에 NMOS 게이트 전극, PMOS 게이트 전극과 폴리-실리콘 패턴을 형성하는 단계; 상기 NMOS 게이트 전극을 노출하는 단계; 상기 NMOS 게이트 전극을 마스크로 이용해서 상기 기판에 P-well 영역을 형성하는 단계; 상기 PMOS 게이트 전극을 노출하는 단계; 상기 PMOS 게이트 전극을 마스크로 이용해서 상기 기판에 N-well 영역을 형성하는 단계; 상기 폴리-실리콘 패턴 측벽에 스페이서를 형성하는 단계; 상기 폴리-실리콘 패턴에 고농도 N형 도펀트 이온 주입 공정을 실시하는 단계; 및 상기 폴리-실리콘 패턴에 고농도 P형 도펀트 이온 주입 공정을 실시하는 단계를 포함한다.
고저항 폴리 레지스터 형성 방법은 상기 NMOS 게이트 전극을 마스크로 이용해서 상기 P-well 영역에 N-LDD 영역을 형성하는 단계; 및 상기 NMOS 게이트 전극을 마스크로 이용해서 상기 N-LDD 영역 근처에 제1 Halo 영역을 형성하는 단계를 더 포함한다.
고저항 폴리 레지스터 형성 방법은 상기 고농도 N형 도펀트 이온 주입 공정에 의해 상기 NMOS 게이트 전극을 중심으로 상기 P-well 영역에 제1 소스 및 드레인 영역을 형성하는 단계를 더 포함하고, 상기 NMOS 게이트 전극 아래에 위치하는 상기 P-well 영역의 깊이는, 상기 제1 소스 및 드레인 영역 아래에 위치하는 상기 P-well 영역의 깊이보다 작은 것을 특징으로 한다.
고저항 폴리 레지스터 형성 방법은 상기 PMOS 게이트 전극을 마스크로 이용해서 상기 N-well 영역에 P-LDD 영역을 형성하는 단계; 및 상기 PMOS 게이트 전극을 마스크로 이용해서 상기 P-LDD 영역 근처에 제2 Halo 영역을 형성하는 단계를 더 포함한다.
고저항 폴리 레지스터 형성 방법은 상기 고농도 P형 도펀트 이온 주입 공정에 의해 상기 PMOS 게이트 전극을 중심으로 상기 N-well 영역에 제2 소스 및 드레인 영역을 형성하는 단계를 더 포함하고, 상기 PMOS 게이트 전극 아래에 위치하는 상기 N-well 영역의 깊이는, 상기 제2 소스 및 드레인 영역 아래에 위치하는 상기 N-well 영역의 깊이보다 작은 것을 특징으로 한다.
상기 고농도 N형 및 P형 도펀트 이온 주입 공정에 의한 도핑 상쇄 효과로 인해, 상기 고저항 폴리 레지스터는 상기 NMOS 게이트 전극 또는 상기 PMOS 게이트 전극보다 고저항을 갖는 것을 특징으로 한다.
고저항 폴리 레지스터 형성 방법은 상기 고저항 폴리 레지스터의 제1 영역은 노출하고, 제2 영역은 차단하는 실리사이드 블로킹 패턴을 형성하는 단계; 및 상기 제1 영역에 실리사이드 막을 형성하는 단계를 더 포함한다.
일 실시예에 따른 고저항 폴리 레지스터 형성 방법은 기판 상에 각각 NMOS 게이트 전극, PMOS 게이트 전극과 폴리-실리콘 패턴을 형성하는 단계; 상기 NMOS 게이트 전극을 노출하는 단계; 상기 NMOS 게이트 전극을 마스크로 이용해서 상기 기판에 제1 이온 주입 공정을 실시하는 단계; 상기 PMOS 게이트 전극을 노출하는 단계; 상기 PMOS 게이트 전극을 마스크로 이용해서 상기 기판에 제2 이온 주입 공정을 실시하는 단계; 상기 NMOS 게이트 전극, 상기 PMOS 게이트 전극 및 폴리-실리콘 패턴 측벽에 각각 스페이서를 형성하는 단계; 및 상기 NMOS 게이트 전극 및 폴리-실리콘 패턴에 고농도 N형 도펀트 이온 주입 공정을 실시하는 단계; 및 상기 PMOS 게이트 전극 및 폴리-실리콘 패턴에 고농도 P형 도펀트 이온 주입 공정을 실시하는 단계를 포함하여, 상기 폴리-실리콘 패턴은 상기 NMOS 게이트 전극의 저항보다 높은 고저항 폴리 레지스터로 형성된다.
상기 NMOS 게이트 전극을 노출하는 단계는, 제1 마스크 패턴을 이용해서 상기 PMOS 게이트 전극 및 폴리-실리콘 패턴을 덮는 것을 특징으로 하고, 상기 PMOS 게이트 전극을 노출하는 단계는, 제2 마스크 패턴을 이용해서 상기 NMOS 게이트 전극 및 폴리-실리콘 패턴을 덮는 것을 특징으로 하고, 상기 NMOS 게이트 전극 및 폴리-실리콘 패턴에 고농도 N형 도펀트 이온 주입 공정을 실시하는 단계는, 상기 NMOS 게이트 전극 및 폴리-실리콘 패턴을 오픈하고, 상기 PMOS 게이트 전극을 덮는 제3 마스크 패턴을 형성하는 단계를 더 포함하고, 상기 PMOS 게이트 전극 및 폴리-실리콘 패턴에 고농도 P형 도펀트 이온 주입 공정을 실시하는 단계는, 상기 PMOS 게이트 전극 및 폴리-실리콘 패턴을 오픈하고, 상기 NMOS 게이트 전극을 덮는 제4 마스크 패턴을 형성하는 단계를 더 포함한다.
상기 제1 이온 주입 공정을 실시하는 단계는 상기 NMOS 게이트 전극을 마스크로 이용하여 상기 기판에 P-well 영역을 형성하는 단계; 상기 NMOS 게이트 전극을 마스크로 이용하여 상기 P-well 영역에 N-LDD 영역을 형성하는 단계; 및 상기 NMOS 게이트 전극을 마스크로 이용하여 상기 N-LDD 영역 근처에 제1 Halo 영역을 형성하는 단계를 포함한다.
상기 NMOS 게이트 전극 아래에 위치하는 상기 P-well 영역의 깊이는, 상기 NMOS 게이트 전극과 중첩되지 않는 상기 P-well 영역의 깊이보다 작은 것을 특징으로 한다.
상기 제2 이온 주입 공정을 실시하는 단계는 상기 PMOS 게이트 전극을 마스크로 이용하여 상기 기판에 N-well 영역을 형성하는 단계; 상기 PMOS 게이트 전극을 마스크로 이용하여 상기 N-well 영역에 P-LDD 영역을 형성하는 단계; 및 상기 PMOS 게이트 전극을 마스크로 이용하여 상기 P-LDD 영역 근처에 제2 Halo 영역을 형성하는 단계를 포함한다.
상기 PMOS 게이트 전극 아래에 위치하는 상기 N-well 영역의 깊이는, 상기 PMOS 게이트 전극과 중첩되지 않는 상기 N-well 영역의 깊이보다 작은 것을 특징으로 한다.
상기 고농도 N형 도펀트 이온 주입 공정은 40keV 내지 70kEV의 에너지로 주입하며, 4e15/cm- 2 내지 7e15/cm- 2의 농도로 주입하는 것을 특징으로 하고, 상기 고농도 P형 도펀트 이온 주입 공정은 4keV 내지 10kEV의 에너지로 주입하며, 2e15/cm- 2 내지 4e15/cm- 2의 농도로 주입하는 것을 특징으로 한다.
실시 예에 따른 고저항 폴리 레지스터 형성 방법은 마스크 사용 절감과 패터닝 공정 및 이온 주입 공정이 추가되지 않으므로, 고저항 폴리 레지스터의 제작 공정 단가를 낮출 수 있는 효과를 가진다.
또한, 고저항 폴리 레지스터의 끝에 실리사이드 막을 형성하여 콘택 저항을 낮출 수 있는 효과가 있다.
도 1 내지 도 9은 본 개시의 실시 예에 따른 고저항 폴리 레지스터 형성 방법을 설명하기 위한 공정 별 단면도이다.
도 1은 본 발명의 실시 예에 따른 NMOS 영역 이온 주입 공정이다.
도 2는 본 발명의 실시 예에 따른 PMOS 영역 이온 주입 공정이다.
도 3은 본 발명의 실시 예에 따른 스페이서를 형성하는 공정이다.
도 4는 본 발명의 실시 예에 따른 NMOS 영역 및 HR 폴리 레지스터 영역에 고농도 이온 주입 공정이다.
도 5는 본 발명의 실시 예에 따른 PMOS 영역 및 HR 폴리 레지스터 영역에 고농도 이온 주입 공정이다.
도 6은 본 발명의 실시 예에 따른 도펀트 활성화 공정이다.
도 7은 본 발명의 실시 예에 따른 실리사이드 블라킹 막을 형성하는 공정이다.
도 8은 본 발명의 실시 예에 따른 실리사이드 막을 형성하는 공정이다.
도 9는 본 발명의 실시 예에 따른 컨택 플러그 및 금속 배선을 형성하는 공정이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 9는 본 개시의 실시 예에 따른 고저항 폴리 레지스터 형성 방법을 설명하기 위한 공정 별 단면도이다.
도 1은 본 발명의 실시 예에 따른 NMOS 영역 이온 주입 공정이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 소자는 NMOS 영역(11) 및 PMOS 영역(12) 및 고저항 폴리 레지스터 영역(HR Poly resistor, 13)을 포함한다. 그래서 NMOS 영역(11) 및 PMOS 영역(12) 및 고저항 폴리 레지스터 영역(HR Poly resistor, 13)에 각각 NMOS 트랜지스터 및 PMOS 트랜지스터 및 고저항 폴리 레지스터(HR Poly resistor)을 형성한다.
먼저, 기판에 필드 산화막(field oxide, 45)으로 STI(Shallow Trench Isolation, 45) 형성한다. 여기서 필드 산화막(field oxide, 45) 또는 STI(Shallow Trench Isolation, 45)을 분리막으로 부를 수 있다.
그리고 게이트 절연막을 형성한다. 그리고 게이트 절연막 상에 미도핑 폴리-실리콘(undoped Poly-Silicon) 층(미도시)을 증착 한다. 게이트 포토 마스크(Gate photo mask, 미도시) 패터닝 공정을 사용하여 기판(100) 상에 NMOS gate 전극(110), PMOS 게이트 전극(210) 및 폴리-실리콘 패턴(310)을 형성한다. 일 실시 예에 따른 폴리-실리콘 패턴(310)은 상기 필드 산화막(field oxide, 45)인 STI(45)에 위치할 수 있다.
도 1을 참조하면, NMOS 게이트 전극(110), PMOS 게이트 전극(210) 및 폴리-실리콘 패턴(310)이 형성된 기판(100) 상에 제1 마스크 패턴(10)을 형성한다, 제1 마스크 패턴(10)은 포터 레지스터(photo resistor, PR)를 이용한다. 제1 마스크 패턴(10)은 NMOS 영역(11)을 오픈한다. 오픈된 NMOS 영역(11)에 제1 이온 주입 공정(21)을 실시한다. 제1 이온 주입 공정(21)은 P형 웰 영역(P-well, 120) 이온 주입, NMOS Vt 이온 주입, N-LDD(Lightly Doped Drain) 이온 주입 및 제1 Halo 이온 주입을 포함한다. 한 개의 마스크로 서로 다른 에너지와 도즈를 갖는 4개의 이온 주입 공정을 실시 할 수 있다.
P형 웰 영역(120) 이온 주입, NMOS Vt 이온 주입, N-LDD 이온 주입 및 제1 Halo 이온 주입을 통해서 기판(100)에 각각 P형 웰 영역(120), NMOS Vt 이온 주입 영역, N-LDD 영역(150) 및 제1 Halo 영역(140)이 형성된다. N-LDD 영역(150) 및 제1 Halo 영역(140)은 P형 웰 영역(120)에 형성된다. 그리고 NMOS Vt 이온 주입 영역은 NMOS 게이트 전극(110) 바로 아래에 형성되어, NMOS 소자의 문턱 전압을 조정한다. 제1 Halo 영역(140)은 N-LDD 영역(150) 주변에 형성되고, 제1 Halo 영역(140)을 통해 펀치-쓰루를 예방할 수 있다. 제1 Halo 영역(140)과 P-well(120) 은 같은 도전형을 갖는다.
P-well 영역(120)의 저면은 굴곡이 발생된다. 왜냐하면, P형 웰 영역(P-well) 이온 주입을 할 때 NMOS 게이트 전극(110)이 마스크 역할을 하기 때문이다. NMOS 게이트 전극(110)을 통과한 도펀트 들은 더 낮은 이온 주입 깊이를 갖는다. 나머지 영역은 더 깊은 이온 주입 깊이를 갖는다. 그래서 NMOS 게이트 전극(110) 아래에 형성된 P-well 영역(120)의 깊이는 다른 영역보다 더 얕은 깊이를 갖는다.
제1 이온 주입 공정(21)을 하는 동안, NMOS 영역(11)에만 이온 주입이 되고, PMOS 영역(12)과 고저항 폴리 레지스터(13) 영역은 포토 레지스터(PR, 10)로 가려져서 P-well, NMOS Vt, N-LDD, 제1 Halo 이온 주입이 되지 않게 한다. 즉, NMOS 영역(11)은 개방되고, PMOS 영역(12) 및 고저항 폴리 레지스터 영역(13)은 포토 레지스터(10)로 가려지도록 도 1과 같이 포토 레지스터(PR)를 패터닝한다.
도 2는 본 발명의 실시 예에 따른 PMOS 영역 이온 주입 공정이다.
도 2를 참조하면, NMOS gate 전극(110), PMOS 게이트 전극(210) 및 폴리-실리콘 패턴(310)이 형성된 기판 상에 제2 마스크 패턴(20)을 형성한다, 제2 마스크 패턴(20)은 포터 레지스터(PR)을 이용한다. 제2 마스크 패턴(20)은 PMOS 영역(12)을 오픈한다. 오픈된 PMOS 영역(12)에 제2 이온 주입 공정(22)을 실시한다. 제2 이온 주입 공정(22)은 N형 웰 영역(N-Well, 220)) 이온 주입, PMOS Vt 이온 주입, P-LDD(Lightly Doped Drain) 이온 주입, 제2 Halo 이온 주입을 포함한다. 한 개의 마스크로 서로 다른 에너지와 도즈를 갖는 4개의 이온 주입 공정을 실시 할 수 있다.
N형 웰 영역(220) 이온 주입, PMOS Vt 이온 주입, P-LDD(Lightly Doped Drain) 이온 주입 및 제2 Halo 이온 주입을 통해서 기판(100)에 각각 N형 웰 영역(220), PMOS Vt 이온 주입 영역, P-LDD 영역(250) 및 제2 Halo 영역(240)이 형성된다. P-LDD 영역(250) 및 제2 Halo 영역(240)은 N형 웰 영역(220)에 형성된다. 그리고 PMOS Vt 이온 주입 영역은 PMOS 게이트 전극(210) 바로 아래에 형성되어, PMOS 소자의 문턱 전압을 조정한다. 제2 Halo 영역(240)은 P-LDD 영역(250) 주변에 형성되고, 제2 Halo 영역(240)을 통해 펀치-쓰루를 예방할 수 있다. 제2 Halo 영역(240)과 N-Well(220)은 같은 도전형을 갖는다.
N-Well 영역(240)의 저면도 굴곡이 발생된다. 왜냐하면, N형 웰 영역(240)) 이온 주입을 할 때 PMOS 게이트 전극(210)이 마스크 역할을 하기 때문이다. PMOS 게이트 전극(210)을 통과한 도펀트 들은 더 낮은 이온 주입 깊이를 갖는다. 나머지 영역은 더 깊은 이온 주입 깊이를 갖는다. 그래서 PMOS 게이트 전극(210) 아래에 형성된 N-Well 영역(220)의 깊이는 다른 영역보다 더 얕은 깊이를 갖는다.
제2 이온 주입 공정(22)을 하는 동안, PMOS 영역(12)에만 이온 주입이 되고, NMOS 영역(11)과 고저항 폴리 레지스터 영역(13)은 포토 레지스터(PR, 20)로 가려져서 N-Well, PMOS Vt, P-LDD 및 제2 Halo 이온 주입이 되지 않게 한다. 즉, NMOS 영역(11)은 개방되고, PMOS 영역(12) 및 고저항 폴리 레지스터 영역(13)은 포토 레지스터(PR, 20)로 가려지도록 도 2와 같이 포토 레지스터(PR, 20)를 패터닝한다.
N-LDD 이온 주입과 P-LDD 이온 주입 공정 시 고저항 폴리 레지스터 영역(13)을 제1 및 제2 마스크 패턴(10, 20)으로 막는 것은 안정된 저항 특성을 얻기 위함이다.
도 3은 본 발명의 실시 예에 따른 스페이서를 형성하는 공정이다.
도 1 내지 도 2의 N-LDD 이온 주입과 P-LDD 이온 주입 공정 후 제1 열처리를 진행한다. 제1 열처리는 RTA (Rapid Thermal Anneal) 공정으로 진행할 수 있다. 제1 열처리는 RTA 공정을 진행하여 이온 주입된 도펀트들을 활성화(dopant activation) 시킨다. 제1 열처리는 제1 활성화(activation) 공정으로 부를 수 있다. RTA 공정은 옵션 공정이다. 그리고 NMOS 게이트 전극(110), PMOS 게이트 전극(210), 폴리-실리콘 패턴(310)의 측벽에 각각 스페이서(SS: sidewall spacer)를 형성한다.
도 4는 본 발명의 실시 예에 따른 NMOS 영역 및 HR 폴리 레지스터 영역에 고농도 이온 주입 공정이다.
도 4를 참조하면, NMOS 영역(11) 및 고저항 폴리 레지스터 영역(13)은 개방되고, PMOS 영역(12)은 포토 레지스터(PR)로 가려지도록, 제3 마스크 패턴(30)을 형성한다. 제3 마스크 패턴(30)은 포토 레지스터(PR)를 이용한다. NMOS 영역(11)에 제1 소스 및 드레인 영역(160) 형성을 위해 고농도 N형 도펀트 이온 주입 공정(23)을 실시한다. NMOS 영역(11) 및 고저항 폴리 레지스터 영역(13)은 고농도 N형 도펀트가 이온 주입된다. 그래서 NMOS 게이트 전극(210) 및 폴리-실리콘 패턴(310)은 고농도 N형 도펀트가 이온 주입된다. 반면에, PMOS 영역(12)은 포토 레지스터(PR, 30)로 가려져서 PMOS 게이트 전극(210)은 고농도 N형 도펀트 이온 주입이 되지 않는다.
일 실시 예에 따른 고농도 N형 도펀트 이온 주입 공정(23)은 고농도 N형 도펀트로 40keV 내지 70kEV 에너지로 주입하며, 4e15/cm￢2 내지 7e15/cm￢2 농도로 실시하는 것을 특징으로 한다.
NMOS 게이트 전극(110) 아래에 위치하는 P-well 영역(120)의 깊이는, 제1 소스 및 드레인 영역(160) 아래에 위치하는 P-well 영역의 깊이보다 작은 것을 알 수 있다. 이는 앞서 언급한 것처럼, NMOS 게이트 전극(110)을 마스크로 이용해서 P-well 영역(120)을 형성하기 때문이다.
도 5는 본 발명의 실시 예에 따른 PMOS 영역 및 HR 폴리 레지스터 영역에 고농도 이온 주입 공정이다.
도 5를 참조하면, PMOS 영역(12) 및 고저항 폴리 레지스터(영역(13)은 개방되고, NMOS 영역(11)은 덮도록 제4 마스크 패턴(40)을 형성한다. 제4 마스크 패턴(40)은 포토 레지스터(PR)를 이용한다. PMOS 영역(12)에 제2 소스 및 드레인 영역(260) 형성을 위해 고농도 P형 도펀트 이온 주입 공정(24)을 실시한다. PMOS 영역(12) 및 고저항 폴리 레지스터영역(13)은 고농도 P형 도펀트가 이온 주입되는 것이다. 그래서 PMOS 게이트 전극(210)을 중심으로 기판에 제2 소스 및 드레인 영역(260)이 형성된다. 또한 PMOS 게이트 전극(210) 및 폴리-실리콘 패턴(310)에도 고농도 P형 도펀트가 이온 주입된다. 결국, 폴리-실리콘 패턴(310)은 고농도 N형 도펀트와 P형 도펀트가 차례로 이온 주입되는 것이다. 그리고 PMOS 게이트 전극(210)에는 고농도 P형 도펀트가 이온 주입되는 것이다. 반면에, NMOS 영역(11)은 포토 레지스터(PR, 40)로 가려져서 NMOS 게이트 전극(110)은 고농도 P형 도펀트 이온 주입이 되지 않는다.
일 실시 예에 따른 고농도 P형 도펀트 이온 주입 공정(24)은 고농도 P형 도펀트로 4keV 내지 10kEV 에너지로 주입하며, 2e15/cm￢2 내지 4e15/cm￢2의 농도로 실시하는 것을 특징으로 한다.
PMOS 게이트 전극(210) 아래에 위치하는 N-well 영역(220)의 깊이는, 제2 소스 및 드레인 영역(260) 아래에 위치하는 N-well 영역(220)의 깊이보다 작은 것을 알 수 있다. 이는 앞서 언급한 것처럼, PMOS 게이트 전극(210)을 마스크로 이용해서 N-well 영역(220)을 형성하기 때문이다.
도 6은 본 발명의 실시 예에 따른 도펀트 활성화 공정이다.
도 6을 참조하면, 이온 주입 공정 후에 이온 주입된 도펀트들을 활성화하기 위하여, 제2 열처리 공정(25)을 진행한다. 제2 활성화(activation) 공정으로 부를 수 있다. 이 공정을 거치면 NMOS/PMOS 트랜지스터 및 고저항 폴리 레지스터의 도핑이 완료된다.
NMOS 영역(11)의 게이트 전극(110)는 N-LDD와 고농도 N형 도펀트가 이온 주입된 폴리-실리콘(Poly-Silicon)이 된다.
PMOS 영역(12)의 게이트 전극(210)은 P-LDD와 고농도 P형 도펀트가 이온 주입된 폴리-실리콘이 된다.
그리고 폴리-실리콘 패턴(310)은 고농도 N형 도펀트 및 고농도 P형 도펀트가 이온 주입되어, 수 천 ohm/square의 높은 면 저항(sheet resistance)을 갖는 고저항 폴리 레지스터(320)로 형성된다. 고저항 폴리 레지스터(320)의 저항은 게이트 전극(110, 210)의 저항보다 상당히 높게 된다.
일 실시 예에서 고농도 N형 도펀트 이온 주입 및 고농도 P형 도펀트 이온 주입은 콘택 영역을 포함한 고저항 폴리 레지스터 영역(13) 전체에서 각각 균일한 농도로 이온 주입되는 것을 특징으로 한다. 이는 고저항 폴리 레지스터(320)의 끝 단의 저항 변동을 줄이기 위함이다.
본 발명의 특징은 고저항 폴리 레지스터 영역(13)에 고농도 N형 도펀트 이온 주입 및 고농도 P형 도펀트 이온 주입을 한다는 것이다. 그래서 N형과 P형이 서로 상쇄되어, 고저항 폴리 레지스터(320)의 net doping 농도는 작아진다. 이로 인해 고저항 폴리 레지스터(320)의 저항은 NMOS 게이트 전극(110) 또는 PMOS 게이트 전극(210)보다 높은 고저항을 형성하는 것이다. 이와 같이 본 발명은 고저항 폴리 레지스터(320)를 형성하는데 있어서, 마스크, 포토 및 이온 주입 공정의 추가 없이 제작할 수 있다.
다음으로 도 7 내지 도 8을 참조하여 고저항 폴리 레지스터의 끝에 실리사이드 막을 형성하는 방법을 설명한다. 실시 예에 따른 고저항 폴리 레지스터는 폴리 레지스터의 끝에 실리사이드 막을 형성함으로써 콘택 저항을 낮출 수 있는 효과를 가지게 된다.
도 7은 본 발명의 실시 예에 따른 실리사이드 블라킹 막을 형성하는 공정이다.
도 7을 참조하면, 트랜지스터의 게이트, Source/Drain 영역과 폴리 레지스터의 콘택 영역의 저항을 낮추기 위해 실리사이드 막(silicide layer)을 형성하게 된다. 일 실시 예에서 실리사이드 막은 CoSi2 또는 NiSi를 포함하는 것을 특징으로 한다.
도 7과 같이, 실리사이드 막을 형성하기 전에, 실리사이드 블로킹 패턴(330)을 형성한다. 실리사이드 블로킹 패턴(330)은 실리사이드 블로킹 막(silicide blocking layer)을 기판(100) 전면에 증착하고 제5 마스크 패턴(50)을 사용하여 식각 한다. 실리사이드 블로킹 막은 산화막, 질화막, 산화질화막(SiON) 등을 이용해서 형성될 수 있다. 제5 마스크 패턴(50)은 고저항 폴리 레지스터(320)의 본체(MB) 영역을 가리고, 콘택 영역(CS)을 오픈한다. 실리사이드 블로킹 패턴(330)은 고저항 폴리 레지스터(320)의 제1 영역은 노출하고, 제2 영역은 차단한다. 제1 영역은 실리 사이드 막이 형성되어 콘택 영역(CS)을 형성하고, 제2 영역은 실리 사이드 막이 형성되지 않으며 본체(MB) 영역이 된다.
도 8은 본 발명의 실시 예에 따른 실리사이드 막을 형성하는 공정이다.
도 7의 공정 이후에 반도체에서 적용하는 일반적인 자가 정렬 실리사이드(Salicide: Self-Aligned silicide)공정을 거치면, 도 8과 같이 트랜지스터의 게이트(110, 210), Source/Drain 영역(160, 260)과 폴리 레지스터의 콘택 영역(CS)에 실리 사이드 막(340)이 형성된다.
도 9는 본 발명의 실시 예에 따른 컨택 플러그 및 금속 배선을 형성하는 공정이다.
도 9를 참조하면, 게이트 전극, 폴리 레지스터, 실리사이드 막 상에 절연막(350)을 두껍게 증착한다. 그리고 컨택 홀 패터닝 공정을 통해 절연막(350)에 컨택 홀을 형성한다. 그리고 텅스텐 또는 구리 등의 금속을 채워서 컨택 플러그(380)를 형성한다. 그리고 컨택 플러그(380)와 연결된 금속 배선(390)을 형성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (14)

  1. 기판 상에 NMOS 게이트 전극, PMOS 게이트 전극과 폴리-실리콘 패턴을 형성하는 단계;
    상기 NMOS 게이트 전극을 노출하는 단계;
    상기 NMOS 게이트 전극을 마스크로 이용해서 상기 기판에 P-well 영역을 형성하는 단계;
    상기 PMOS 게이트 전극을 노출하는 단계;
    상기 PMOS 게이트 전극을 마스크로 이용해서 상기 기판에 N-well 영역을 형성하는 단계;
    상기 폴리-실리콘 패턴 측벽에 스페이서를 형성하는 단계;
    상기 폴리-실리콘 패턴에 고농도 N형 도펀트 이온 주입 공정을 실시하는 단계; 및
    상기 폴리-실리콘 패턴에 고농도 P형 도펀트 이온 주입 공정을 실시하는 단계를 포함하는 고저항 폴리 레지스터 형성 방법.
  2. 제1항에 있어서,
    상기 NMOS 게이트 전극을 마스크로 이용해서 상기 P-well 영역에 N-LDD 영역을 형성하는 단계; 및
    상기 NMOS 게이트 전극을 마스크로 이용해서 상기 N-LDD 영역 근처에 제1 Halo 영역을 형성하는 단계를 더 포함하는 고저항 폴리 레지스터 형성 방법.
  3. 제1항에 있어서,
    상기 고농도 N형 도펀트 이온 주입 공정에 의해 상기 NMOS 게이트 전극을 중심으로 상기 P-well 영역에 제1 소스 및 드레인 영역을 형성하는 단계를 더 포함하고,
    상기 NMOS 게이트 전극 아래에 위치하는 상기 P-well 영역의 깊이는, 상기 제1 소스 및 드레인 영역 아래에 위치하는 상기 P-well 영역의 깊이보다 작은 것을 특징으로 하는 고저항 폴리 레지스터 형성 방법.
  4. 제1항에 있어서,
    상기 PMOS 게이트 전극을 마스크로 이용해서 상기 N-well 영역에 P-LDD 영역을 형성하는 단계; 및
    상기 PMOS 게이트 전극을 마스크로 이용해서 상기 P-LDD 영역 근처에 제2 Halo 영역을 형성하는 단계를 더 포함하는 고저항 폴리 레지스터 형성 방법.
  5. 제1항에 있어서,
    상기 고농도 P형 도펀트 이온 주입 공정에 의해 상기 PMOS 게이트 전극을 중심으로 상기 N-well 영역에 제2 소스 및 드레인 영역을 형성하는 단계를 더 포함하고,
    상기 PMOS 게이트 전극 아래에 위치하는 상기 N-well 영역의 깊이는, 상기 제2 소스 및 드레인 영역 아래에 위치하는 상기 N-well 영역의 깊이보다 작은 것을 특징으로 하는 고저항 폴리 레지스터 형성 방법.
  6. 제1항에 있어서,
    상기 고농도 N형 및 P형 도펀트 이온 주입 공정에 의한 도핑 상쇄 효과로 인해, 상기 고저항 폴리 레지스터는 상기 NMOS 게이트 전극 또는 상기 PMOS 게이트 전극보다 고저항을 갖는 것을 특징으로 하는 고저항 폴리 레지스터 형성 방법.
  7. 제1항에 있어서,
    상기 고저항 폴리 레지스터의 제1 영역은 노출하고, 제2 영역은 차단하는 실리사이드 블로킹 패턴을 형성하는 단계; 및
    상기 제1 영역에 실리사이드 막을 형성하는 단계를 더 포함하는 고저항 폴리 레지스터 형성 방법.
  8. 기판 상에 각각 NMOS 게이트 전극, PMOS 게이트 전극과 폴리-실리콘 패턴을 형성하는 단계;
    상기 NMOS 게이트 전극을 노출하는 단계;
    상기 NMOS 게이트 전극을 마스크로 이용해서 상기 기판에 제1 이온 주입 공정을 실시하는 단계;
    상기 PMOS 게이트 전극을 노출하는 단계;
    상기 PMOS 게이트 전극을 마스크로 이용해서 상기 기판에 제2 이온 주입 공정을 실시하는 단계;
    상기 NMOS 게이트 전극, 상기 PMOS 게이트 전극 및 폴리-실리콘 패턴 측벽에 각각 스페이서를 형성하는 단계;
    상기 NMOS 게이트 전극 및 폴리-실리콘 패턴에 고농도 N형 도펀트 이온 주입 공정을 실시하는 단계; 및
    상기 PMOS 게이트 전극 및 폴리-실리콘 패턴에 고농도 P형 도펀트 이온 주입 공정을 실시하는 단계를 포함하여,
    상기 폴리-실리콘 패턴은 상기 NMOS 게이트 전극의 저항보다 높은 고저항 폴리 레지스터로 형성되는 고저항 폴리 레지스터 형성 방법.
  9. 제8항에 있어서,
    상기 NMOS 게이트 전극을 노출하는 단계는, 제1 마스크 패턴을 이용해서 상기 PMOS 게이트 전극 및 폴리-실리콘 패턴을 덮는 것을 특징으로 하고,
    상기 PMOS 게이트 전극을 노출하는 단계는, 제2 마스크 패턴을 이용해서 상기 NMOS 게이트 전극 및 폴리-실리콘 패턴을 덮는 것을 특징으로 하고,
    상기 NMOS 게이트 전극 및 폴리-실리콘 패턴에 고농도 N형 도펀트 이온 주입 공정을 실시하는 단계는, 상기 NMOS 게이트 전극 및 폴리-실리콘 패턴을 오픈하고, 상기 PMOS 게이트 전극을 덮는 제3 마스크 패턴을 형성하는 단계를 더 포함하고,
    상기 PMOS 게이트 전극 및 폴리-실리콘 패턴에 고농도 P형 도펀트 이온 주입 공정을 실시하는 단계는, 상기 PMOS 게이트 전극 및 폴리-실리콘 패턴을 오픈하고, 상기 NMOS 게이트 전극을 덮는 제4 마스크 패턴을 형성하는 단계를 더 포함하는 고저항 폴리 레지스터 형성 방법.
  10. 제8항에 있어서,
    상기 제1 이온 주입 공정을 실시하는 단계는
    상기 NMOS 게이트 전극을 마스크로 이용하여 상기 기판에 P-well 영역을 형성하는 단계;
    상기 NMOS 게이트 전극을 마스크로 이용하여 상기 P-well 영역에 N-LDD 영역을 형성하는 단계; 및
    상기 NMOS 게이트 전극을 마스크로 이용하여 상기 N-LDD 영역 근처에 제1 Halo 영역을 형성하는 단계를 포함하는 고저항 폴리 레지스터 형성 방법.
  11. 제10항에 있어서,
    상기 NMOS 게이트 전극 아래에 위치하는 상기 P-well 영역의 깊이는, 상기 NMOS 게이트 전극과 중첩되지 않는 상기 P-well 영역의 깊이보다 작은 것을 특징으로 하는 고저항 폴리 레지스터 형성 방법.
  12. 제8항에 있어서,
    상기 제2 이온 주입 공정을 실시하는 단계는
    상기 PMOS 게이트 전극을 마스크로 이용하여 상기 기판에 N-well 영역을 형성하는 단계;
    상기 PMOS 게이트 전극을 마스크로 이용하여 상기 N-well 영역에 P-LDD 영역을 형성하는 단계; 및
    상기 PMOS 게이트 전극을 마스크로 이용하여 상기 P-LDD 영역 근처에 제2 Halo 영역을 형성하는 단계를 포함하는 고저항 폴리 레지스터 형성 방법.
  13. 제12항에 있어서,
    상기 PMOS 게이트 전극 아래에 위치하는 상기 N-well 영역의 깊이는, 상기 PMOS 게이트 전극과 중첩되지 않는 상기 N-well 영역의 깊이보다 작은 것을 특징으로 하는 고저항 폴리 레지스터 형성 방법.
  14. 제8항에 있어서,
    상기 고농도 N형 도펀트 이온 주입 공정은 40keV 내지 70kEV의 에너지로 주입하며, 4e15/cm- 2 내지 7e15/cm- 2의 농도로 주입하는 것을 특징으로 하고,
    상기 고농도 P형 도펀트 이온 주입 공정은 4keV 내지 10kEV의 에너지로 주입하며, 2e15/cm- 2 내지 4e15/cm- 2의 농도로 주입하는 것을 특징으로 하는 고저항 폴리 레지스터 형성 방법.
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