JPS60195972A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60195972A JPS60195972A JP5093484A JP5093484A JPS60195972A JP S60195972 A JPS60195972 A JP S60195972A JP 5093484 A JP5093484 A JP 5093484A JP 5093484 A JP5093484 A JP 5093484A JP S60195972 A JPS60195972 A JP S60195972A
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Classifications
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- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[技術分野]
この発明は、半導体技術さらには半導体集積回路のプロ
セスに適用して特に有効な技術に関し。
セスに適用して特に有効な技術に関し。
例えば金属もしくはメタルシリサイド(金属とシリコン
の化合物)を電極として用いている半導体集積回路のプ
ロセスに利用して有効な技術に関する。
の化合物)を電極として用いている半導体集積回路のプ
ロセスに利用して有効な技術に関する。
[背景技術]
従来MO5集積回路におけるMOSFET (絶縁ゲー
ト型電界効果トランジスタ)の形成は、一般に半導体基
板の表面に分離用酸化膜を形成してから素子領域となる
部分の基板主面上にゲート酸化膜を形成して、それから
ポリシリコン(多結晶シリコン)を全面的にデポジショ
ンし、これをパターニングしてポリシリコンゲート電極
を形成した後、イオン打込み、アニールを行なってソー
スおよびドレイン領域となる拡散層を自己整合的に形成
していた。MO8集積回路では上記ゲート電とが多い。
ト型電界効果トランジスタ)の形成は、一般に半導体基
板の表面に分離用酸化膜を形成してから素子領域となる
部分の基板主面上にゲート酸化膜を形成して、それから
ポリシリコン(多結晶シリコン)を全面的にデポジショ
ンし、これをパターニングしてポリシリコンゲート電極
を形成した後、イオン打込み、アニールを行なってソー
スおよびドレイン領域となる拡散層を自己整合的に形成
していた。MO8集積回路では上記ゲート電とが多い。
′
4 ところが、ポリシリコンは金属に比べ□てシート抵
抗が大きいため、回路の高集積化が進むほどポリシリコ
ンゲートの断面−j小“さくな−て、配置”抵抗が増大
してしまう。そこで最近では、ポリシリコンゲートに代
えであるいはポリシリコンゲートとモリブデンあるいは
モリブシリサイドの積層構造からなるゲート電極を構成
することにより、ゲートを低抵抗化して動作速度を高く
する傾向がある(オーム社発行rLsIプロセ、ス工学
」第166頁)。
抗が大きいため、回路の高集積化が進むほどポリシリコ
ンゲートの断面−j小“さくな−て、配置”抵抗が増大
してしまう。そこで最近では、ポリシリコンゲートに代
えであるいはポリシリコンゲートとモリブデンあるいは
モリブシリサイドの積層構造からなるゲート電極を構成
することにより、ゲートを低抵抗化して動作速度を高く
する傾向がある(オーム社発行rLsIプロセ、ス工学
」第166頁)。
上記のようにゲートに金属もしくはメタルシリサイドを
用i)たMO3構造にあっては、ゲートの上に層間絶縁
膜として、シ+’)コン酸化111%(SiO2)が形
成されることが多い。しかも、このシリコン酸化膜の形
成後に、抵抗や配線となる2層目のポリシリコンが形成
されたり、平坦化のためのグラスフロー処理等が行なわ
れることがある。上記2層目のポリシリコンは、低抵抗
化のためのイオン打込みによる汚染の防止あるいはアル
ミ配線、′。
用i)たMO3構造にあっては、ゲートの上に層間絶縁
膜として、シ+’)コン酸化111%(SiO2)が形
成されることが多い。しかも、このシリコン酸化膜の形
成後に、抵抗や配線となる2層目のポリシリコンが形成
されたり、平坦化のためのグラスフロー処理等が行なわ
れることがある。上記2層目のポリシリコンは、低抵抗
化のためのイオン打込みによる汚染の防止あるいはアル
ミ配線、′。
との絶縁を図るため、熱酸化処理によりその表面に一部
膜が形成される。
膜が形成される。
ところが、ゲートの上に形成されたシリコン酸□化膜は
酸素を透過し易い性質があるため、2層目のポリシリコ
ン形成後にパターニングしてから表面酸化を行なうと、
酸素がゲート上のシリコン酸化膜を透過して、その下の
金属ゲートもしくはメタルシリサイドゲートを酸化させ
てしまう。そのため、金属ゲートまたはメタルシリサイ
ドゲートの剥離等の損傷が発生するという欠点があるこ
とが本発明者によって明らかにされた。
酸素を透過し易い性質があるため、2層目のポリシリコ
ン形成後にパターニングしてから表面酸化を行なうと、
酸素がゲート上のシリコン酸化膜を透過して、その下の
金属ゲートもしくはメタルシリサイドゲートを酸化させ
てしまう。そのため、金属ゲートまたはメタルシリサイ
ドゲートの剥離等の損傷が発生するという欠点があるこ
とが本発明者によって明らかにされた。
[発明の目的]
この発明の目的は、金属もしくはメタルシリサイドを電
極に用いた半導体プロセスにおいて、電極形成後に行な
われる熱処理により金属もしくはメタルシリサイドから
なる電極の剥離等の損傷の発生を防止する技術を提供す
ることにある。
極に用いた半導体プロセスにおいて、電極形成後に行な
われる熱処理により金属もしくはメタルシリサイドから
なる電極の剥離等の損傷の発生を防止する技術を提供す
ることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本1明細書の記述および添附図面から明かに
なるであろう。
ついては、本1明細書の記述および添附図面から明かに
なるであろう。
[発明の概要]
本願において開示される発明のうち代表的なもの、の概
要を説明すれ叱下些のとおりである。
要を説明すれ叱下些のとおりである。
すなわち、金属もしくはメタルシリサイドを!極材料に
用い、かつ電轡形成後熱処理が行なわれるようにされた
半導体プロ、、セスにおいて、少なくとも電極上の酸化
膜の上を酵、素を透過させに(い保護膜で覆っておいて
熱処理を行なうようにすることによって、金属もしくは
メタルシリサイ、ドからなる電極の剥離等の損傷の、発
生を防止するという上記目的を達成するものである。
用い、かつ電轡形成後熱処理が行なわれるようにされた
半導体プロ、、セスにおいて、少なくとも電極上の酸化
膜の上を酵、素を透過させに(い保護膜で覆っておいて
熱処理を行なうようにすることによって、金属もしくは
メタルシリサイ、ドからなる電極の剥離等の損傷の、発
生を防止するという上記目的を達成するものである。
[実施例] 。
第1図〜第5図は、本発明をMO8集積り路のプロセス
に適用した場合の一実施例を示すものである。
に適用した場合の一実施例を示すものである。
この実施例では、一般的なMO,Sプロセスと同様にし
て、先ずシリコンのような半導体基板厚の主面上に、窒
化膜(Si3N4)等をマスクとして素子間分離用の比
較的厚い酸化膜2を形成してから、MOSFETが形成
される部分の基板主面上にゲート酸化膜3を形成する。
て、先ずシリコンのような半導体基板厚の主面上に、窒
化膜(Si3N4)等をマスクとして素子間分離用の比
較的厚い酸化膜2を形成してから、MOSFETが形成
される部分の基板主面上にゲート酸化膜3を形成する。
それから、基板全体に亘ってポリシリコン層4をCVD
法(ケミカル・ベイパ・デポジション法)によって形成
し、さらにその上にモリブシリサイド層5を形成した後
、ホトエツチングによりパターニングを行なってポリシ
リコンとモリブシリサイド(MOS i 2 )の2層
構造からなるゲート電極6が形成されて第1図の状態と
なる。
法(ケミカル・ベイパ・デポジション法)によって形成
し、さらにその上にモリブシリサイド層5を形成した後
、ホトエツチングによりパターニングを行なってポリシ
リコンとモリブシリサイド(MOS i 2 )の2層
構造からなるゲート電極6が形成されて第1図の状態と
なる。
その後、ひ素のようなN型不純物のイオン打込みを行な
ってからアニール処理を施すことにより。
ってからアニール処理を施すことにより。
ソースおよびドレイン領域となるN型拡散層7a。
7bを形感する。それから、基板1の上に、特に制限さ
れないが、高圧低温下でのCVD法によりシリコン酸化
膜8を形成した後、適当な箇所にコンタクトホールを形
成してから、この酸化膜8の上に配線および抵抗となる
2層目のポリシリコン層9をデポジションして第2図の
状態となる。
れないが、高圧低温下でのCVD法によりシリコン酸化
膜8を形成した後、適当な箇所にコンタクトホールを形
成してから、この酸化膜8の上に配線および抵抗となる
2層目のポリシリコン層9をデポジションして第2図の
状態となる。
ここまでの工程は、従来のMOSプロセスとはぼ同一で
ある。この後、従来は例えばホトエツチングによってポ
リシリコン層9をパターニングしてから、熱酸化により
ポリシリコン層9の表面に酸化膜を形成し、しかる後選
択的にイオン打込みを行なってポリシリコン層9を低抵
抗化するとともに、イオン打込みのなされなかった部分
に高抵抗素子を形成していた。
ある。この後、従来は例えばホトエツチングによってポ
リシリコン層9をパターニングしてから、熱酸化により
ポリシリコン層9の表面に酸化膜を形成し、しかる後選
択的にイオン打込みを行なってポリシリコン層9を低抵
抗化するとともに、イオン打込みのなされなかった部分
に高抵抗素子を形成していた。
しかして、この実施例では、ポリシリコン層9を全面的
にデポジションしてからパターニングする前に熱酸化を
行なって、第3図に示すように、ポリシリコン層9の表
面に酸化膜lOを形成した後、ホトエツチングによりこ
の酸化膜10とその下のポリシリコン層9の不用な部分
を除去して適当なパターンに形成する。
にデポジションしてからパターニングする前に熱酸化を
行なって、第3図に示すように、ポリシリコン層9の表
面に酸化膜lOを形成した後、ホトエツチングによりこ
の酸化膜10とその下のポリシリコン層9の不用な部分
を除去して適当なパターンに形成する。
それから、第4図に示すように、ポリシリコン層9の配
線として低抵抗化する部分以外をホトレジスト11で覆
って、リンのような不純物のイオン打込みを行ない、ア
ニールしてポリシリコン層9を低抵抗化する。このとき
、ホトレジスト11で覆われた部分のポリシリコンには
不純物がドープされないため、高抵抗素子となる。
線として低抵抗化する部分以外をホトレジスト11で覆
って、リンのような不純物のイオン打込みを行ない、ア
ニールしてポリシリコン層9を低抵抗化する。このとき
、ホトレジスト11で覆われた部分のポリシリコンには
不純物がドープされないため、高抵抗素子となる。
それから、この実施例では、パターニングされた上記ポ
リシリコン層9の表面の酸化膜10の上から、露出され
た酸化膜8の上にかけて再び全面的にシリコン酸化膜1
乏を1.高圧低温下でのcVD法等により形成する。し
かる後、その上にPSGII13をデポジションし、P
SG膜13およびその下の酸化膜12および8に対して
コンタクトホールを形成してから、PSG膜13の上に
アルミニウムを蒸着しホトエツチングによりパターニン
グしてアルミ配線1.4aおよびアルミ電極14b等を
形成して第5図に示すような状態とされ、例えばフリッ
プフロップ型のメモリセルを構成するMOSFETや高
抵抗が形成される。
リシリコン層9の表面の酸化膜10の上から、露出され
た酸化膜8の上にかけて再び全面的にシリコン酸化膜1
乏を1.高圧低温下でのcVD法等により形成する。し
かる後、その上にPSGII13をデポジションし、P
SG膜13およびその下の酸化膜12および8に対して
コンタクトホールを形成してから、PSG膜13の上に
アルミニウムを蒸着しホトエツチングによりパターニン
グしてアルミ配線1.4aおよびアルミ電極14b等を
形成して第5図に示すような状態とされ、例えばフリッ
プフロップ型のメモリセルを構成するMOSFETや高
抵抗が形成される。
第5図の状態の後は、5i02膜のようなファイナル・
パッシベーション膜が形成されて前工程が終了する。
パッシベーション膜が形成されて前工程が終了する。
上記実施例によれば、ポリシリコン層4とモリブシリサ
イド層5との積層製造のゲート電極6の上が、配線およ
び抵抗となる2層目のポリシリコン層9によって覆われ
た状態で、イオン打込みによる汚染防止のため雫表面酸
化が行なわれる。しかして、ポリシリコンはシリコン酸
化膜に比べて酸素を透過しにくいので、ポリシリコン層
9および酸化膜8を透過してその下のモリブシリサイド
ゲート(5)まで酸素が到達するのが防止され−る。
イド層5との積層製造のゲート電極6の上が、配線およ
び抵抗となる2層目のポリシリコン層9によって覆われ
た状態で、イオン打込みによる汚染防止のため雫表面酸
化が行なわれる。しかして、ポリシリコンはシリコン酸
化膜に比べて酸素を透過しにくいので、ポリシリコン層
9および酸化膜8を透過してその下のモリブシリサイド
ゲート(5)まで酸素が到達するのが防止され−る。
そのりめ、モリブシリサイドゲー!−(5)の剥離等の
ゲート損傷を抑えることができる。
ゲート損傷を抑えることができる。
さらに上記実施例では、ポリシリコン層9およびその表
面の酸化膜10のビ(ターニング後に、その上に酸化膜
12が形成されているため、パターニングによってポリ
2.932層9の端、面が露出されていても直接PSG
膜13と接触されなくなる。
面の酸化膜10のビ(ターニング後に、その上に酸化膜
12が形成されているため、パターニングによってポリ
2.932層9の端、面が露出されていても直接PSG
膜13と接触されなくなる。
これによって、ポリ、シリコン層9の不純物、ドープさ
れない高抵抗素を部分に、PSG膜1膜内3内ンが侵入
して低抵抗化させてしまうのを防止することができる。
れない高抵抗素を部分に、PSG膜1膜内3内ンが侵入
して低抵抗化させてしまうのを防止することができる。
ただし、ポリシリコン層9からなる抵抗を必要としない
ような半導体装置においては、ポリシリコン層9のパー
ターニング後に形成される上記シリコン酸化膜10を省
略することができる。
ような半導体装置においては、ポリシリコン層9のパー
ターニング後に形成される上記シリコン酸化膜10を省
略することができる。
この発明は、上記のようなMO8集積回路のプロセスの
みならず、同一基板上にMOSFETとともにバイポー
ラトランジスタが形成されるようにされた半導体集積回
路のプロセスにも適用することができる。
みならず、同一基板上にMOSFETとともにバイポー
ラトランジスタが形成されるようにされた半導体集積回
路のプロセスにも適用することができる。
その場合上記2層目のポリシリコン層9によっP
石バイポーラトランジスタのエミッタ領域上に電極を形
成、このポリシリコン電極に対しひ素のような不純物を
打ち込んでアニールしてポリシリコンからの拡散によっ
てエミッタ領域を形成することができる。
成、このポリシリコン電極に対しひ素のような不純物を
打ち込んでアニールしてポリシリコンからの拡散によっ
てエミッタ領域を形成することができる。
さらに、最近は、上記実施例のようなMOSFETのゲ
ート電極のみならず、バイポーラトランジスタのベース
、エミッタ、コレクタとなる拡散層の電極部あるいはM
OSFETのソース、ドレイン領域仁なる拡散層の電極
部や配線等に、金属もしくはメタルシリサイドを用いる
技術が提案されている。従って、そのような金属もしく
はメタルシリサイドを用いる半導体プロセスに対して本
発明を適用して、後の熱処理工程における酸素の透過に
よる金属電極の剥離等の損傷を防止することができる。
ート電極のみならず、バイポーラトランジスタのベース
、エミッタ、コレクタとなる拡散層の電極部あるいはM
OSFETのソース、ドレイン領域仁なる拡散層の電極
部や配線等に、金属もしくはメタルシリサイドを用いる
技術が提案されている。従って、そのような金属もしく
はメタルシリサイドを用いる半導体プロセスに対して本
発明を適用して、後の熱処理工程における酸素の透過に
よる金属電極の剥離等の損傷を防止することができる。
なお、上記実施例では、2層目のポリシリコン表面の酸
化の際に、酸化膜8を酸素が透過してモリブシリサイド
ゲートの剥離等の損傷を防止したものについて説明した
が、この発明を適用することにより、ポリシリコン表面
の熱酸化以外の熱処理からゲートを保護するようにする
こともできる。
化の際に、酸化膜8を酸素が透過してモリブシリサイド
ゲートの剥離等の損傷を防止したものについて説明した
が、この発明を適用することにより、ポリシリコン表面
の熱酸化以外の熱処理からゲートを保護するようにする
こともできる。
さらに、上記実施例では、配線および抵抗となる2層目
のポリシリコンを耐酸化保護膜として利用しているが、
ポリシリコンのパターニング前にシリコン窒化膜(Si
3N+)を形成しておいて、ポリシリコン表面の酸化の
際の酸素透過を阻止して、モリブシリサイドゲートの損
傷を防止するようにしてもよい。
のポリシリコンを耐酸化保護膜として利用しているが、
ポリシリコンのパターニング前にシリコン窒化膜(Si
3N+)を形成しておいて、ポリシリコン表面の酸化の
際の酸素透過を阻止して、モリブシリサイドゲートの損
傷を防止するようにしてもよい。
[効果]
(1)金属もしくはメタルシリサイドを電極に用い、か
つ電極形成後にその上に酸化膜が形成されるとともに、
熱処理が行なわれるようにされた半導体プロセスにおい
て、少なくとも電極上を、酸素を透過させにくい保護膜
で覆っておいて熱処理を行なうようにしたので、その後
行なわれるポリシリコン表面の熱酸化のような熱処理の
際にこの保護膜によって酸素が釜属もしくはメタルシリ
サイド電極まで達するのが阻止されるという作用により
、金属もしくはメタルシリサイドからなる電極の剥離等
の損傷の発生が防止されるという効果がある。
つ電極形成後にその上に酸化膜が形成されるとともに、
熱処理が行なわれるようにされた半導体プロセスにおい
て、少なくとも電極上を、酸素を透過させにくい保護膜
で覆っておいて熱処理を行なうようにしたので、その後
行なわれるポリシリコン表面の熱酸化のような熱処理の
際にこの保護膜によって酸素が釜属もしくはメタルシリ
サイド電極まで達するのが阻止されるという作用により
、金属もしくはメタルシリサイドからなる電極の剥離等
の損傷の発生が防止されるという効果がある。
(2)金属もしくはメタルシリサイドを電極に用い、か
つ電極形成後にその上に酸化膜が形成されるとともに、
この酸化膜の上に抵抗および配線となるポリシリコン層
が形成されてからポリシリコン層表面の酸化のための熱
処理が行なわれるようにされた半導体プロセスにおいて
、少なくとも電極上の酸化膜の上を酸素を透過させにく
い保護膜で覆っておいて熱処理を行なうとともに、ポリ
シリコンのパターニング後に酸化膜をデポジションして
からPSG膜を形成するようにしたので、金属もしくは
メタルシリサイドからなる電極の剥離等の損傷の発生が
防止されるとともに、PSGIII内のリンが抵抗を構
成するポリシリコン内に侵入するのが防止されるという
作用により、ポリシリコンからなる抵抗−子の低抵抗化
が防止されるという効果がある。
つ電極形成後にその上に酸化膜が形成されるとともに、
この酸化膜の上に抵抗および配線となるポリシリコン層
が形成されてからポリシリコン層表面の酸化のための熱
処理が行なわれるようにされた半導体プロセスにおいて
、少なくとも電極上の酸化膜の上を酸素を透過させにく
い保護膜で覆っておいて熱処理を行なうとともに、ポリ
シリコンのパターニング後に酸化膜をデポジションして
からPSG膜を形成するようにしたので、金属もしくは
メタルシリサイドからなる電極の剥離等の損傷の発生が
防止されるとともに、PSGIII内のリンが抵抗を構
成するポリシリコン内に侵入するのが防止されるという
作用により、ポリシリコンからなる抵抗−子の低抵抗化
が防止されるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない6例えば、上記実施例では
MOSFETのゲート電極がポリシリコンとモリブシリ
サイドの二層構造とされているが、ゲート電極が金属も
しくはメタルシリサイドのみからなるものあるいはこれ
らが三層以上積層されてなるもの等にも適用することが
できる。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない6例えば、上記実施例では
MOSFETのゲート電極がポリシリコンとモリブシリ
サイドの二層構造とされているが、ゲート電極が金属も
しくはメタルシリサイドのみからなるものあるいはこれ
らが三層以上積層されてなるもの等にも適用することが
できる。
[利用分野]
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるMO8集積回路のプ
ロセスに適用したものについて説明したが、それに限定
されるものでなく、金属電極もしくはメタルシリサイド
電極を形成する工程と、その後に熱処理工程を有するす
べての半導体プロセスにおいて電極の損傷を防止したい
場合に利用することができる。
をその背景となった利用分野であるMO8集積回路のプ
ロセスに適用したものについて説明したが、それに限定
されるものでなく、金属電極もしくはメタルシリサイド
電極を形成する工程と、その後に熱処理工程を有するす
べての半導体プロセスにおいて電極の損傷を防止したい
場合に利用することができる。
第1図〜第5図は、本発明をMO5集積回路のプロセス
に適用した場合の一実施例を工程順に示した断面図であ
る。 1・・・・半導体基板、2・・・・分離用酸化膜、3・
・・・ゲート酸化膜、4・・・・1層目のポリシリコン
層(ポリシリコンゲート)、5・・・・モリブシリサイ
ド層(モリブシリサイドゲート)、6・・・・ゲート電
極、7a、7b・・・・拡散層(ソース、ドレイン領域
)、8・・・・酸化膜、9・・・・2層目のポリシリコ
ン(配線、高抵抗素子)、10・・・・酸化膜、11・
・・・ホトレジスト、12・・・・保護膜(酸化膜)、
13・・・・PSG膜、14a・・・・アルミ配線、1
4b・・・・アルミ電極。 第 1 図 第2図 第 3 図 第 4 図 小平市上水本町1450i地 株式会社日立製作所デノ
くイス開発センタ内
に適用した場合の一実施例を工程順に示した断面図であ
る。 1・・・・半導体基板、2・・・・分離用酸化膜、3・
・・・ゲート酸化膜、4・・・・1層目のポリシリコン
層(ポリシリコンゲート)、5・・・・モリブシリサイ
ド層(モリブシリサイドゲート)、6・・・・ゲート電
極、7a、7b・・・・拡散層(ソース、ドレイン領域
)、8・・・・酸化膜、9・・・・2層目のポリシリコ
ン(配線、高抵抗素子)、10・・・・酸化膜、11・
・・・ホトレジスト、12・・・・保護膜(酸化膜)、
13・・・・PSG膜、14a・・・・アルミ配線、1
4b・・・・アルミ電極。 第 1 図 第2図 第 3 図 第 4 図 小平市上水本町1450i地 株式会社日立製作所デノ
くイス開発センタ内
Claims (1)
- 【特許請求の範囲】 1、半導体基板の上に形成される電極または配線が金属
もしくは金属と半導体との化合物によって形成されると
ともに、その後に熱処理が行なわれるようにされた半導
体プロセスにおいて、少なくとも金属もしくは・金属と
半導体との化合物からなる電極および配線上には、熱処
理前に酸素を透過しにくい保護膜を形成してから熱処理
を行なうようにしたことを特徴とする半導体装置の製造
方法。 2、金属もしくは金属と半導体との化合物からなる上記
電極が半導体基板の主面上に形成される絶縁ゲート型電
界効果トランジスタのゲート電極であることを特徴とす
る特許請求の範囲第1項記載の半導体装置の製造方法。 3、上記電極上の酸化膜の上に形成される酸素を透過し
にくい膜は、配線もしくは抵抗となる多結晶シリコンで
あることを特徴とする特許請求の範囲第1項もしくは第
2項記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5093484A JPS60195972A (ja) | 1984-03-19 | 1984-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5093484A JPS60195972A (ja) | 1984-03-19 | 1984-03-19 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60195972A true JPS60195972A (ja) | 1985-10-04 |
Family
ID=12872645
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5093484A Pending JPS60195972A (ja) | 1984-03-19 | 1984-03-19 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60195972A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02249230A (ja) * | 1988-11-25 | 1990-10-05 | Fujitsu Ltd | 金属電極の形成方法 |
US5116780A (en) * | 1986-11-19 | 1992-05-26 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device having improved contact resistance characteristics |
-
1984
- 1984-03-19 JP JP5093484A patent/JPS60195972A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5116780A (en) * | 1986-11-19 | 1992-05-26 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device having improved contact resistance characteristics |
JPH02249230A (ja) * | 1988-11-25 | 1990-10-05 | Fujitsu Ltd | 金属電極の形成方法 |
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