JPS60195972A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体技術さらには半導体集積回路のプロ
セスに適用して特に有効な技術に関し。

例えば金属もしくはメタルシリサイド（金属とシリコン
の化合物）を電極として用いている半導体集積回路のプ
ロセスに利用して有効な技術に関する。

［背景技術］ 従来ＭＯ５集積回路におけるＭＯＳＦＥＴ　（絶縁ゲー
ト型電界効果トランジスタ）の形成は、一般に半導体基
板の表面に分離用酸化膜を形成してから素子領域となる
部分の基板主面上にゲート酸化膜を形成して、それから
ポリシリコン（多結晶シリコン）を全面的にデポジショ
ンし、これをパターニングしてポリシリコンゲート電極
を形成した後、イオン打込み、アニールを行なってソー
スおよびドレイン領域となる拡散層を自己整合的に形成
していた。ＭＯ８集積回路では上記ゲート電とが多い。

　′ ４　ところが、ポリシリコンは金属に比べ□てシート抵
抗が大きいため、回路の高集積化が進むほどポリシリコ
ンゲートの断面−ｊ小“さくな−て、配置”抵抗が増大
してしまう。そこで最近では、ポリシリコンゲートに代
えであるいはポリシリコンゲートとモリブデンあるいは
モリブシリサイドの積層構造からなるゲート電極を構成
することにより、ゲートを低抵抗化して動作速度を高く
する傾向がある（オーム社発行ｒＬｓＩプロセ、ス工学
」第１６６頁）。

上記のようにゲートに金属もしくはメタルシリサイドを
用ｉ）たＭＯ３構造にあっては、ゲートの上に層間絶縁
膜として、シ＋’）コン酸化１１１％（ＳｉＯ２）が形
成されることが多い。しかも、このシリコン酸化膜の形
成後に、抵抗や配線となる２層目のポリシリコンが形成
されたり、平坦化のためのグラスフロー処理等が行なわ
れることがある。上記２層目のポリシリコンは、低抵抗
化のためのイオン打込みによる汚染の防止あるいはアル
ミ配線、′。

との絶縁を図るため、熱酸化処理によりその表面に一部
膜が形成される。

ところが、ゲートの上に形成されたシリコン酸□化膜は
酸素を透過し易い性質があるため、２層目のポリシリコ
ン形成後にパターニングしてから表面酸化を行なうと、
酸素がゲート上のシリコン酸化膜を透過して、その下の
金属ゲートもしくはメタルシリサイドゲートを酸化させ
てしまう。そのため、金属ゲートまたはメタルシリサイ
ドゲートの剥離等の損傷が発生するという欠点があるこ
とが本発明者によって明らかにされた。

［発明の目的］ この発明の目的は、金属もしくはメタルシリサイドを電
極に用いた半導体プロセスにおいて、電極形成後に行な
われる熱処理により金属もしくはメタルシリサイドから
なる電極の剥離等の損傷の発生を防止する技術を提供す
ることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本１明細書の記述および添附図面から明かに
なるであろう。

［発明の概要］ 本願において開示される発明のうち代表的なもの、の概
要を説明すれ叱下些のとおりである。

すなわち、金属もしくはメタルシリサイドを！極材料に
用い、かつ電轡形成後熱処理が行なわれるようにされた
半導体プロ、、セスにおいて、少なくとも電極上の酸化
膜の上を酵、素を透過させに（い保護膜で覆っておいて
熱処理を行なうようにすることによって、金属もしくは
メタルシリサイ、ドからなる電極の剥離等の損傷の、発
生を防止するという上記目的を達成するものである。

［実施例］　。

第１図〜第５図は、本発明をＭＯ８集積り路のプロセス
に適用した場合の一実施例を示すものである。

この実施例では、一般的なＭＯ，Ｓプロセスと同様にし
て、先ずシリコンのような半導体基板厚の主面上に、窒
化膜（Ｓｉ３Ｎ４）等をマスクとして素子間分離用の比
較的厚い酸化膜２を形成してから、ＭＯＳＦＥＴが形成
される部分の基板主面上にゲート酸化膜３を形成する。

それから、基板全体に亘ってポリシリコン層４をＣＶＤ
法（ケミカル・ベイパ・デポジション法）によって形成
し、さらにその上にモリブシリサイド層５を形成した後
、ホトエツチングによりパターニングを行なってポリシ
リコンとモリブシリサイド（ＭＯＳ　ｉ　２　）の２層
構造からなるゲート電極６が形成されて第１図の状態と
なる。

その後、ひ素のようなＮ型不純物のイオン打込みを行な
ってからアニール処理を施すことにより。

ソースおよびドレイン領域となるＮ型拡散層７ａ。

７ｂを形感する。それから、基板１の上に、特に制限さ
れないが、高圧低温下でのＣＶＤ法によりシリコン酸化
膜８を形成した後、適当な箇所にコンタクトホールを形
成してから、この酸化膜８の上に配線および抵抗となる
２層目のポリシリコン層９をデポジションして第２図の
状態となる。

ここまでの工程は、従来のＭＯＳプロセスとはぼ同一で
ある。この後、従来は例えばホトエツチングによってポ
リシリコン層９をパターニングしてから、熱酸化により
ポリシリコン層９の表面に酸化膜を形成し、しかる後選
択的にイオン打込みを行なってポリシリコン層９を低抵
抗化するとともに、イオン打込みのなされなかった部分
に高抵抗素子を形成していた。

しかして、この実施例では、ポリシリコン層９を全面的
にデポジションしてからパターニングする前に熱酸化を
行なって、第３図に示すように、ポリシリコン層９の表
面に酸化膜ｌＯを形成した後、ホトエツチングによりこ
の酸化膜１０とその下のポリシリコン層９の不用な部分
を除去して適当なパターンに形成する。

それから、第４図に示すように、ポリシリコン層９の配
線として低抵抗化する部分以外をホトレジスト１１で覆
って、リンのような不純物のイオン打込みを行ない、ア
ニールしてポリシリコン層９を低抵抗化する。このとき
、ホトレジスト１１で覆われた部分のポリシリコンには
不純物がドープされないため、高抵抗素子となる。

それから、この実施例では、パターニングされた上記ポ
リシリコン層９の表面の酸化膜１０の上から、露出され
た酸化膜８の上にかけて再び全面的にシリコン酸化膜１
乏を１．高圧低温下でのｃＶＤ法等により形成する。し
かる後、その上にＰＳＧＩＩ１３をデポジションし、Ｐ
ＳＧ膜１３およびその下の酸化膜１２および８に対して
コンタクトホールを形成してから、ＰＳＧ膜１３の上に
アルミニウムを蒸着しホトエツチングによりパターニン
グしてアルミ配線１．４ａおよびアルミ電極１４ｂ等を
形成して第５図に示すような状態とされ、例えばフリッ
プフロップ型のメモリセルを構成するＭＯＳＦＥＴや高
抵抗が形成される。

第５図の状態の後は、５ｉ０２膜のようなファイナル・
パッシベーション膜が形成されて前工程が終了する。

上記実施例によれば、ポリシリコン層４とモリブシリサ
イド層５との積層製造のゲート電極６の上が、配線およ
び抵抗となる２層目のポリシリコン層９によって覆われ
た状態で、イオン打込みによる汚染防止のため雫表面酸
化が行なわれる。しかして、ポリシリコンはシリコン酸
化膜に比べて酸素を透過しにくいので、ポリシリコン層
９および酸化膜８を透過してその下のモリブシリサイド
ゲート（５）まで酸素が到達するのが防止され−る。

そのりめ、モリブシリサイドゲー！−（５）の剥離等の
ゲート損傷を抑えることができる。

さらに上記実施例では、ポリシリコン層９およびその表
面の酸化膜１０のビ（ターニング後に、その上に酸化膜
１２が形成されているため、パターニングによってポリ
２．９３２層９の端、面が露出されていても直接ＰＳＧ
膜１３と接触されなくなる。

これによって、ポリ、シリコン層９の不純物、ドープさ
れない高抵抗素を部分に、ＰＳＧ膜１膜内３内ンが侵入
して低抵抗化させてしまうのを防止することができる。

ただし、ポリシリコン層９からなる抵抗を必要としない
ような半導体装置においては、ポリシリコン層９のパー
ターニング後に形成される上記シリコン酸化膜１０を省
略することができる。

この発明は、上記のようなＭＯ８集積回路のプロセスの
みならず、同一基板上にＭＯＳＦＥＴとともにバイポー
ラトランジスタが形成されるようにされた半導体集積回
路のプロセスにも適用することができる。

その場合上記２層目のポリシリコン層９によっＰ 石バイポーラトランジスタのエミッタ領域上に電極を形
成、このポリシリコン電極に対しひ素のような不純物を
打ち込んでアニールしてポリシリコンからの拡散によっ
てエミッタ領域を形成することができる。

さらに、最近は、上記実施例のようなＭＯＳＦＥＴのゲ
ート電極のみならず、バイポーラトランジスタのベース
、エミッタ、コレクタとなる拡散層の電極部あるいはＭ
ＯＳＦＥＴのソース、ドレイン領域仁なる拡散層の電極
部や配線等に、金属もしくはメタルシリサイドを用いる
技術が提案されている。従って、そのような金属もしく
はメタルシリサイドを用いる半導体プロセスに対して本
発明を適用して、後の熱処理工程における酸素の透過に
よる金属電極の剥離等の損傷を防止することができる。

なお、上記実施例では、２層目のポリシリコン表面の酸
化の際に、酸化膜８を酸素が透過してモリブシリサイド
ゲートの剥離等の損傷を防止したものについて説明した
が、この発明を適用することにより、ポリシリコン表面
の熱酸化以外の熱処理からゲートを保護するようにする
こともできる。

さらに、上記実施例では、配線および抵抗となる２層目
のポリシリコンを耐酸化保護膜として利用しているが、
ポリシリコンのパターニング前にシリコン窒化膜（Ｓｉ
３Ｎ＋）を形成しておいて、ポリシリコン表面の酸化の
際の酸素透過を阻止して、モリブシリサイドゲートの損
傷を防止するようにしてもよい。

［効果］ （１）金属もしくはメタルシリサイドを電極に用い、か
つ電極形成後にその上に酸化膜が形成されるとともに、
熱処理が行なわれるようにされた半導体プロセスにおい
て、少なくとも電極上を、酸素を透過させにくい保護膜
で覆っておいて熱処理を行なうようにしたので、その後
行なわれるポリシリコン表面の熱酸化のような熱処理の
際にこの保護膜によって酸素が釜属もしくはメタルシリ
サイド電極まで達するのが阻止されるという作用により
、金属もしくはメタルシリサイドからなる電極の剥離等
の損傷の発生が防止されるという効果がある。

（２）金属もしくはメタルシリサイドを電極に用い、か
つ電極形成後にその上に酸化膜が形成されるとともに、
この酸化膜の上に抵抗および配線となるポリシリコン層
が形成されてからポリシリコン層表面の酸化のための熱
処理が行なわれるようにされた半導体プロセスにおいて
、少なくとも電極上の酸化膜の上を酸素を透過させにく
い保護膜で覆っておいて熱処理を行なうとともに、ポリ
シリコンのパターニング後に酸化膜をデポジションして
からＰＳＧ膜を形成するようにしたので、金属もしくは
メタルシリサイドからなる電極の剥離等の損傷の発生が
防止されるとともに、ＰＳＧＩＩＩ内のリンが抵抗を構
成するポリシリコン内に侵入するのが防止されるという
作用により、ポリシリコンからなる抵抗−子の低抵抗化
が防止されるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない６例えば、上記実施例では
ＭＯＳＦＥＴのゲート電極がポリシリコンとモリブシリ
サイドの二層構造とされているが、ゲート電極が金属も
しくはメタルシリサイドのみからなるものあるいはこれ
らが三層以上積層されてなるもの等にも適用することが
できる。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＯ８集積回路のプ
ロセスに適用したものについて説明したが、それに限定
されるものでなく、金属電極もしくはメタルシリサイド
電極を形成する工程と、その後に熱処理工程を有するす
べての半導体プロセスにおいて電極の損傷を防止したい
場合に利用することができる。

【図面の簡単な説明】

第１図〜第５図は、本発明をＭＯ５集積回路のプロセス
に適用した場合の一実施例を工程順に示した断面図であ
る。 １・・・・半導体基板、２・・・・分離用酸化膜、３・
・・・ゲート酸化膜、４・・・・１層目のポリシリコン
層（ポリシリコンゲート）、５・・・・モリブシリサイ
ド層（モリブシリサイドゲート）、６・・・・ゲート電
極、７ａ、７ｂ・・・・拡散層（ソース、ドレイン領域
）、８・・・・酸化膜、９・・・・２層目のポリシリコ
ン（配線、高抵抗素子）、１０・・・・酸化膜、１１・
・・・ホトレジスト、１２・・・・保護膜（酸化膜）、
１３・・・・ＰＳＧ膜、１４ａ・・・・アルミ配線、１
４ｂ・・・・アルミ電極。 第　１　図 第２図 第　３　図 第　４　図 小平市上水本町１４５０ｉ地　株式会社日立製作所デノ
くイス開発センタ内

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の上に形成される電極または配線が金属
   もしくは金属と半導体との化合物によって形成されると
   ともに、その後に熱処理が行なわれるようにされた半導
   体プロセスにおいて、少なくとも金属もしくは・金属と
   半導体との化合物からなる電極および配線上には、熱処
   理前に酸素を透過しにくい保護膜を形成してから熱処理
   を行なうようにしたことを特徴とする半導体装置の製造
   方法。 ２、金属もしくは金属と半導体との化合物からなる上記
   電極が半導体基板の主面上に形成される絶縁ゲート型電
   界効果トランジスタのゲート電極であることを特徴とす
   る特許請求の範囲第１項記載の半導体装置の製造方法。 ３、上記電極上の酸化膜の上に形成される酸素を透過し
   にくい膜は、配線もしくは抵抗となる多結晶シリコンで
   あることを特徴とする特許請求の範囲第１項もしくは第
   ２項記載の半導体装置の製造方法。