JP2568854B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁性基板上に形成した薄膜トランジスタ
の特性向上に関するものである。
の特性向上に関するものである。
絶縁性基板上に形成された薄膜トランジスタにおい
て、ソースおよびドレインと、能動領域との接合部を局
所的に酸化し、薄くすることにより、オフ状態における
ソースとドレイン間の漏れ電流を少なくしたものであ
る。
て、ソースおよびドレインと、能動領域との接合部を局
所的に酸化し、薄くすることにより、オフ状態における
ソースとドレイン間の漏れ電流を少なくしたものであ
る。
従来の薄膜トランジスタは、第２図の様に絶縁性基板
上11に半導体層の島12を形成したのちに、ゲート膜とな
る絶縁性膜13を形成し、引続きゲート電極14を形成す
る。次にゲート電極をマスクに絶縁性膜をエッチング除
去するとともに、ソースおよびドレイン領域15を形成す
る。次に層間絶縁膜となる酸化シリコン膜16等をCVD法
等により形成したのちにコンタクトホールを開口し、ソ
ース配線17およびドレイン電極18を形成する。
上11に半導体層の島12を形成したのちに、ゲート膜とな
る絶縁性膜13を形成し、引続きゲート電極14を形成す
る。次にゲート電極をマスクに絶縁性膜をエッチング除
去するとともに、ソースおよびドレイン領域15を形成す
る。次に層間絶縁膜となる酸化シリコン膜16等をCVD法
等により形成したのちにコンタクトホールを開口し、ソ
ース配線17およびドレイン電極18を形成する。
前述の従来技術では、ソースおよびドレインと、能動
領域との接合部の厚さは厚いままであり、薄膜トランジ
スタのオフ状態におけるソースとドレイン間の漏れ電流
は少なくすることができない。
領域との接合部の厚さは厚いままであり、薄膜トランジ
スタのオフ状態におけるソースとドレイン間の漏れ電流
は少なくすることができない。
ソース・ドレインおよび能動領域の厚さを薄くした場
合は、ソース配線およびドレイン電極とのコンタクト抵
抗が増加し、オン電流が確保できない。
合は、ソース配線およびドレイン電極とのコンタクト抵
抗が増加し、オン電流が確保できない。
本発明はこの様な問題点を解決するものであり、その
目的とするところには、オン電流を確保するとともに、
オフ状態におけるソースとドレイン間の漏れ電流を少な
くすることのできる薄膜トランジスタを提供することに
ある。
目的とするところには、オン電流を確保するとともに、
オフ状態におけるソースとドレイン間の漏れ電流を少な
くすることのできる薄膜トランジスタを提供することに
ある。
本発明は、絶縁性基板上に形成された半導体層の上に
絶縁性薄膜を介してゲート電極を形成した薄膜トランジ
スタにおいて、 前記半導体層における能動領域とソース・ドレイン領
域との接合部のみが酸化処理されて部分的に薄く形成さ
れてなることを特徴とする。
絶縁性薄膜を介してゲート電極を形成した薄膜トランジ
スタにおいて、 前記半導体層における能動領域とソース・ドレイン領
域との接合部のみが酸化処理されて部分的に薄く形成さ
れてなることを特徴とする。
本発明は、絶縁性基板上に形成された半導体層の上に
絶縁性薄膜を介してゲート電極を形成した薄膜トランジ
スタの製造方法において、 該絶縁性基板上に前記半導体層、該絶縁性薄膜及び該
ゲート電極を形成する工程と、 該ゲート電極をマスクとして、該ゲート電極に覆われ
ていない該絶縁性薄膜と該ゲート電極端部直下の該絶縁
性薄膜を除去するとともに該半導体層にソース・ドレイ
ン領域を形成する工程と、 該半導体層及び該ゲート電極上にマスクを形成する工
程と、 該マスクを介して該ゲート電極端部直下の露出した該
半導体層を酸化することにより、該半導体層の能動領域
と該ソース・ドレイン領域との接合部のみを部分的に薄
く形成する工程とを有することを特徴とする。
絶縁性薄膜を介してゲート電極を形成した薄膜トランジ
スタの製造方法において、 該絶縁性基板上に前記半導体層、該絶縁性薄膜及び該
ゲート電極を形成する工程と、 該ゲート電極をマスクとして、該ゲート電極に覆われ
ていない該絶縁性薄膜と該ゲート電極端部直下の該絶縁
性薄膜を除去するとともに該半導体層にソース・ドレイ
ン領域を形成する工程と、 該半導体層及び該ゲート電極上にマスクを形成する工
程と、 該マスクを介して該ゲート電極端部直下の露出した該
半導体層を酸化することにより、該半導体層の能動領域
と該ソース・ドレイン領域との接合部のみを部分的に薄
く形成する工程とを有することを特徴とする。
本発明の作用を述べれば、薄膜トランジスタのソース
およびドレインと、能動領域との接合部を薄くした事に
より、オフ状態におけるソースとドレイン間の漏れ電流
が減少する。これは接合部の断面積に比例して発生する
リーク電流を局所的に膜厚を少なくした本発明の効果で
あり、オン電流はほとんど減少せずに、オフリークを大
幅に減少させる事ができる。
およびドレインと、能動領域との接合部を薄くした事に
より、オフ状態におけるソースとドレイン間の漏れ電流
が減少する。これは接合部の断面積に比例して発生する
リーク電流を局所的に膜厚を少なくした本発明の効果で
あり、オン電流はほとんど減少せずに、オフリークを大
幅に減少させる事ができる。
以下、本発明について、実施例に基づき詳細に説明す
る。
る。
第１図は本発明の実施例を工程順に示す図である。ま
ず（ａ）図の如く、絶縁性基板１上に多結晶シリコン膜
の島２を形成したのちに、表面を酸化し、ゲート電極と
なる多結晶シリコン膜４を形成したのちにホトリソグラ
フィー技術により所望の形状に加工する。次にゲート電
極をマスクに絶縁性膜をエッチング除去するとともに、
ソース・ドレイン領域に不純物を拡散し、ソースドレイ
ン部を形成した後に（ｂ）図の様にCVD法等を用いて酸
化シリコン膜等のマスク材９を形成する。通常CVD法に
より形成するこの種の膜はステップカバレッジが悪いの
で、オーバーハング状態になっているゲート電極端部下
は酸化シリコン膜は形成されない。次に酸素雰囲気中で
熱処理することにより、酸化シリコン膜でカバーされな
いゲート電極端部下の多結晶シリコン膜が多く酸化さ
れ、ソース・ドレイン部はほとんど酸化されない為
（ｃ）図の如くの断面形状となる。次に層間絶縁膜とな
る酸化シリコン膜６を形成したのちにコンタクトホール
を開口し、ソース配線７およびドレイン電極８を形成す
る。
ず（ａ）図の如く、絶縁性基板１上に多結晶シリコン膜
の島２を形成したのちに、表面を酸化し、ゲート電極と
なる多結晶シリコン膜４を形成したのちにホトリソグラ
フィー技術により所望の形状に加工する。次にゲート電
極をマスクに絶縁性膜をエッチング除去するとともに、
ソース・ドレイン領域に不純物を拡散し、ソースドレイ
ン部を形成した後に（ｂ）図の様にCVD法等を用いて酸
化シリコン膜等のマスク材９を形成する。通常CVD法に
より形成するこの種の膜はステップカバレッジが悪いの
で、オーバーハング状態になっているゲート電極端部下
は酸化シリコン膜は形成されない。次に酸素雰囲気中で
熱処理することにより、酸化シリコン膜でカバーされな
いゲート電極端部下の多結晶シリコン膜が多く酸化さ
れ、ソース・ドレイン部はほとんど酸化されない為
（ｃ）図の如くの断面形状となる。次に層間絶縁膜とな
る酸化シリコン膜６を形成したのちにコンタクトホール
を開口し、ソース配線７およびドレイン電極８を形成す
る。
この様に酸化シリコン膜を形成し今後に酸化工程を行
なう事により、マスクされない所が局所的に酸化され、
薄膜化させることができる。
なう事により、マスクされない所が局所的に酸化され、
薄膜化させることができる。
以上述べたように、本発明は、ソースおよびドレイン
と、能動領域との接合部を薄くすることができ、しかも
ソース・ドレイン部の膜厚はほとんど変化しない。この
様にして作成した薄膜トランジスタはオフ電流が非常に
良く、たとえば従来構造の薄膜トランジスタに比べ２〜
25桁少なくすることができる。
と、能動領域との接合部を薄くすることができ、しかも
ソース・ドレイン部の膜厚はほとんど変化しない。この
様にして作成した薄膜トランジスタはオフ電流が非常に
良く、たとえば従来構造の薄膜トランジスタに比べ２〜
25桁少なくすることができる。
又、酸化工程を行なっているので、CVD法で形成した
酸化シリコン膜が形成しづらいオーバーハング部が良く
酸化され、オーバーハング部が解消され、ステップカバ
レッジが良くなる。
酸化シリコン膜が形成しづらいオーバーハング部が良く
酸化され、オーバーハング部が解消され、ステップカバ
レッジが良くなる。
第１図（ａ）（ｂ）（ｃ）は、本発明による第１の実施
例の工程図の断面図である。 第２図（ａ）（ｂ）（ｃ）は従来例の工程図の断面図で
ある。 1,11……絶縁性基板 2,12……半導体の島 3,13……絶縁膜 4,14……ゲート電極 5,15……ソースおよびドレイン領域 6,16……層間絶縁膜 7,17……ソース配線 8,18……ドレイン電極 ９……マスク材
例の工程図の断面図である。 第２図（ａ）（ｂ）（ｃ）は従来例の工程図の断面図で
ある。 1,11……絶縁性基板 2,12……半導体の島 3,13……絶縁膜 4,14……ゲート電極 5,15……ソースおよびドレイン領域 6,16……層間絶縁膜 7,17……ソース配線 8,18……ドレイン電極 ９……マスク材
Claims (2)
- 【請求項１】絶縁性基板上に形成された半導体層の上に
絶縁性薄膜を介してゲート電極を形成した薄膜トランジ
スタにおいて、 前記半導体層における能動領域とソース・ドレイン領域
との接合部のみが酸化処理されて部分的に薄く形成され
てなることを特徴とする薄膜トランジスタ。 - 【請求項２】絶縁性基板上に形成された半導体層の上に
絶縁性薄膜を介してゲート電極を形成した薄膜トランジ
スタの製造方法において、 該絶縁性基板上に前記半導体層、該絶縁性薄膜及び該ゲ
ート電極を形成する工程と、 該ゲート電極をマスクとして、該ゲート電極に覆われて
いない該絶縁性薄膜と該ゲート電極端部直下の該絶縁性
薄膜を除去するとともに該半導体層にソース・ドレイン
領域を形成する工程と、 該半導体層及び該ゲート電極上にマスクを形成する工程
と、 該マスクを介して該ゲート電極端部直下の露出した該半
導体層を酸化することにより、該半導体層の能動領域と
該ソース・ドレイン領域との接合部のみを部分的に薄く
形成する工程とを有することを特徴とする薄膜トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22262087A JP2568854B2 (ja) | 1987-09-04 | 1987-09-04 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22262087A JP2568854B2 (ja) | 1987-09-04 | 1987-09-04 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6465875A JPS6465875A (en) | 1989-03-13 |
| JP2568854B2 true JP2568854B2 (ja) | 1997-01-08 |
Family
ID=16785306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22262087A Expired - Lifetime JP2568854B2 (ja) | 1987-09-04 | 1987-09-04 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2568854B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5663077A (en) | 1993-07-27 | 1997-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films |
| JP3176527B2 (ja) * | 1995-03-30 | 2001-06-18 | シャープ株式会社 | 半導体装置の製造方法 |
-
1987
- 1987-09-04 JP JP22262087A patent/JP2568854B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6465875A (en) | 1989-03-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |