JPS63299167A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63299167A JPS63299167A JP13465687A JP13465687A JPS63299167A JP S63299167 A JPS63299167 A JP S63299167A JP 13465687 A JP13465687 A JP 13465687A JP 13465687 A JP13465687 A JP 13465687A JP S63299167 A JPS63299167 A JP S63299167A
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- gate
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- oxide film
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に絶縁ゲート
型電界効果トランジスタ（以下ＭＯ８ＦＥＴと呼ぶ）に
おいてソース・ドレイン領域とゲート領域を自己整合で
形成しゲートとソース間及びゲートとドレイン間の寄生
容量が小さい半導体装置の製造方法に関する。
型電界効果トランジスタ（以下ＭＯ８ＦＥＴと呼ぶ）に
おいてソース・ドレイン領域とゲート領域を自己整合で
形成しゲートとソース間及びゲートとドレイン間の寄生
容量が小さい半導体装置の製造方法に関する。
従来この種のＭＯＳＦＥＴの製造方法としてはゲートの
材料としてＭｏ、Ｗ等の高融点金属を用いてゲート酸化
膜を形成した上にゲート電極を設け、このゲート電極を
マスクに選択的にイオン注入でソース・ドレイン領域を
形成する方法があった。第３図に従来のＭＯＳＦＥＴの
縦断面構造を示す、４１はＰ型シリコン基板４２．４３
はそれぞれソース及びドレインｎ型拡散層、４６はゲー
ト酸化膜、４９，５０．５１はそれぞれソース・ゲート
及びトレインのアルミニウム電極である。
材料としてＭｏ、Ｗ等の高融点金属を用いてゲート酸化
膜を形成した上にゲート電極を設け、このゲート電極を
マスクに選択的にイオン注入でソース・ドレイン領域を
形成する方法があった。第３図に従来のＭＯＳＦＥＴの
縦断面構造を示す、４１はＰ型シリコン基板４２．４３
はそれぞれソース及びドレインｎ型拡散層、４６はゲー
ト酸化膜、４９，５０．５１はそれぞれソース・ゲート
及びトレインのアルミニウム電極である。
上述した従来のＭＯＳＦＥＴの製造方法ではゲート電極
を形成した後、イオン注入でソース・ドレイン領域を形
成するため注入されたイオンを活性化させるのに高温で
熱処理をする必要があり高融点金属をゲート材料として
用いる必要があり装置の製造プロセスが複雑でありその
製造コストが高くなるという欠点があった。
を形成した後、イオン注入でソース・ドレイン領域を形
成するため注入されたイオンを活性化させるのに高温で
熱処理をする必要があり高融点金属をゲート材料として
用いる必要があり装置の製造プロセスが複雑でありその
製造コストが高くなるという欠点があった。
本発明の目的は、高融点金属をゲート材料として用いる
必要がなく、従って製造プロセスが簡略化され、安価で
高性能化が達成できる半導体装置の製造方法を提供する
ことにある。
必要がなく、従って製造プロセスが簡略化され、安価で
高性能化が達成できる半導体装置の製造方法を提供する
ことにある。
、〔問題点を解決するための手段〕
本発明の半導体装置の製造方法は、シリコン基板上に不
純物を含有する多結晶シリコン膜を形成する工程と、該
多結晶シリコン膜のゲート領域を選択的に除去した後熱
処理を行いソース・ドレイン拡散層を同相拡散により形
成する工程と、熱酸化し前記多結晶シリコン膜を全て酸
化膜に変換すると同時にゲート領域にゲート酸化膜を形
成する工程とを含んで構成される。
純物を含有する多結晶シリコン膜を形成する工程と、該
多結晶シリコン膜のゲート領域を選択的に除去した後熱
処理を行いソース・ドレイン拡散層を同相拡散により形
成する工程と、熱酸化し前記多結晶シリコン膜を全て酸
化膜に変換すると同時にゲート領域にゲート酸化膜を形
成する工程とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めに工程順に示した半導体素子の縦断面図である。
めに工程順に示した半導体素子の縦断面図である。
丈ず、第１図（ａ）に示すように、Ｐ型シリコン基板１
に高濃度のｎ型拡散層２，３を設けた後、ｎ型不純物例
えばＡｓを含んだ多結晶シリコン膜４を厚さ１５００人
程度被着させる。
に高濃度のｎ型拡散層２，３を設けた後、ｎ型不純物例
えばＡｓを含んだ多結晶シリコン膜４を厚さ１５００人
程度被着させる。
次に、第１図（ｂ）に示すように、選択エツチングによ
りソース・ドレイン領域を残して多結晶シリコン膜４を
除去する。エツチングは、例えばＣＦ４等のガスを用い
た乾式エツチングを用いるとよい、その後１０００℃程
度の熱処理により多結晶シリコン膜よりＡｓを固相拡散
し多結晶シリコン膜の直下のみに浅いｎ型拡散層を形成
する。
りソース・ドレイン領域を残して多結晶シリコン膜４を
除去する。エツチングは、例えばＣＦ４等のガスを用い
た乾式エツチングを用いるとよい、その後１０００℃程
度の熱処理により多結晶シリコン膜よりＡｓを固相拡散
し多結晶シリコン膜の直下のみに浅いｎ型拡散層を形成
する。
次に、第１図（ｃ）に示すように、酸化して多結晶シリ
コンを全てシリコン酸化膜５に変換すると同時にゲート
領域にゲート酸化膜６を形成する。酸化される速度は多
結晶シリコンが２０Ω／口程度の比抵抗で単結晶シリコ
ンの約５倍程であり、１５００人厚０多結晶シリコンを
酸化して３０００人の酸化シリコン膜にするとゲート酸
化膜は６００人になる。
コンを全てシリコン酸化膜５に変換すると同時にゲート
領域にゲート酸化膜６を形成する。酸化される速度は多
結晶シリコンが２０Ω／口程度の比抵抗で単結晶シリコ
ンの約５倍程であり、１５００人厚０多結晶シリコンを
酸化して３０００人の酸化シリコン膜にするとゲート酸
化膜は６００人になる。
次に、第１図（ｄ）に示すように、アルミニウムを全面
に形成し、全面にフォトレジスト８を形成する。
に形成し、全面にフォトレジスト８を形成する。
次に、第１図（ｅ）に示すようにエッチバックによりパ
ターンのくぼみのみにアルミニウム７を残し１．ソース
アルミニウム電極９．ゲートアルミニウム電極１０．ド
レインアルミニウム電極１１とすると本実施例によるＭ
ＯＳＦＥＴが得られる。
ターンのくぼみのみにアルミニウム７を残し１．ソース
アルミニウム電極９．ゲートアルミニウム電極１０．ド
レインアルミニウム電極１１とすると本実施例によるＭ
ＯＳＦＥＴが得られる。
第２図は本発明の他の実施例を説明するためのＰ−ｃｈ
ＭＯｓＦＥＴの縦断面図である。
ＭＯｓＦＥＴの縦断面図である。
この実施例では基板としてｎ型のシリコン基板２１を用
い、ソースＰ型拡散層２２．ドレインＰ型拡散層２３の
形成には多結晶シリコンにＡｓのかわりにＢを含有させ
、他の工程は第１の実施例と同様にすることによりＰ−
ｃｈＭＯｓＦＥＴを得ることが出来る。なお、図におい
て２９，３０．３１はそれぞれソースアルミニウム電極
、ゲートアルミニウム電極、ドレインアルミニウム電極
である。
い、ソースＰ型拡散層２２．ドレインＰ型拡散層２３の
形成には多結晶シリコンにＡｓのかわりにＢを含有させ
、他の工程は第１の実施例と同様にすることによりＰ−
ｃｈＭＯｓＦＥＴを得ることが出来る。なお、図におい
て２９，３０．３１はそれぞれソースアルミニウム電極
、ゲートアルミニウム電極、ドレインアルミニウム電極
である。
以上説明したように本発明は、不純物を含んだ多結晶シ
リコンから固相拡散によりソース・ドレイン領域を形成
した後酸化し、多結晶シリコンを全てシリコン酸化膜に
変換すると同時にゲート酸化膜を形成し、ゲート領域と
ソース・トレイン領域を自己整合で形成することにより
、ゲート材料として高融点金属を用いることなく、安価
で高性能な半導体装置を製造することができる。
リコンから固相拡散によりソース・ドレイン領域を形成
した後酸化し、多結晶シリコンを全てシリコン酸化膜に
変換すると同時にゲート酸化膜を形成し、ゲート領域と
ソース・トレイン領域を自己整合で形成することにより
、ゲート材料として高融点金属を用いることなく、安価
で高性能な半導体装置を製造することができる。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めに工程順に示した半導体素子の縦断面図、第２図は本
発明の他の実施例により形成された半導体素子の縦断面
図、第３図は従来法により形成されたＭＯＳ Ｆ ＥＴ
の一例の縦断面図である。 １．４１・・・Ｐ型シリコン基板、２，４２・・・ソー
スｎ型拡散層、３．４３・・・トレインｎ型拡散層、４
・・・多結晶シリコン、５．２５・・・シリコン酸化膜
、６，２６．４６・・・ゲート酸化膜、７・・・アルミ
ニウム、８・・・フォトレジスト、９，２９．４９・・
・ソースアルミニウム電極、１０，３０．５０・・・ゲ
ートアルミニウム電極、１１，３１．５１・・・トレイ
ンアルミニウム電極、２１・・・ｎ型シリコン基板、２
２・・・ソースＰ型拡散層、２３・・・トレインｐ型拡
散層。
めに工程順に示した半導体素子の縦断面図、第２図は本
発明の他の実施例により形成された半導体素子の縦断面
図、第３図は従来法により形成されたＭＯＳ Ｆ ＥＴ
の一例の縦断面図である。 １．４１・・・Ｐ型シリコン基板、２，４２・・・ソー
スｎ型拡散層、３．４３・・・トレインｎ型拡散層、４
・・・多結晶シリコン、５．２５・・・シリコン酸化膜
、６，２６．４６・・・ゲート酸化膜、７・・・アルミ
ニウム、８・・・フォトレジスト、９，２９．４９・・
・ソースアルミニウム電極、１０，３０．５０・・・ゲ
ートアルミニウム電極、１１，３１．５１・・・トレイ
ンアルミニウム電極、２１・・・ｎ型シリコン基板、２
２・・・ソースＰ型拡散層、２３・・・トレインｐ型拡
散層。
Claims (1)
- シリコン基板上に不純物を含有する多結晶シリコン膜を
形成する工程と、該多結晶シリコン膜のゲート領域を選
択的に除去した後熱処理を行いソース・ドレイン拡散層
を固相拡散により形成する工程と、熱酸化し前記多結晶
シリコン膜を全て酸化膜に変換すると同時にゲート領域
にゲート酸化膜を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13465687A JPS63299167A (ja) | 1987-05-28 | 1987-05-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13465687A JPS63299167A (ja) | 1987-05-28 | 1987-05-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63299167A true JPS63299167A (ja) | 1988-12-06 |
Family
ID=15133479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13465687A Pending JPS63299167A (ja) | 1987-05-28 | 1987-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63299167A (ja) |
-
1987
- 1987-05-28 JP JP13465687A patent/JPS63299167A/ja active Pending
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