JPH0618211B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0618211B2 JPH0618211B2 JP56105880A JP10588081A JPH0618211B2 JP H0618211 B2 JPH0618211 B2 JP H0618211B2 JP 56105880 A JP56105880 A JP 56105880A JP 10588081 A JP10588081 A JP 10588081A JP H0618211 B2 JPH0618211 B2 JP H0618211B2
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- Japan
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- silicon oxide
- polysilicon
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- gate polysilicon
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】 本発明は半導体装置の製造方法に係り、特にゲート電極
がポリシリコンにより形成されている所謂ポリシリコン
ゲートＭＯＳ型半導体装置の製造方法に関する。
がポリシリコンにより形成されている所謂ポリシリコン
ゲートＭＯＳ型半導体装置の製造方法に関する。
従来、ポリシリコンゲートＭＯＳ型半導体装置に於いて
は、ゲート酸化後ゲート電極となるポリシリコンに先づ
比抵抗を下げる為に不純物を拡散した後パターンニング
し、その後該ポリシリコンをマスクとしてソース・ドレ
インとなる部分に不純物を拡散し、その後ポリシリコン
を絶縁する為に酸化してポリシリコン上に酸化膜を形成
する。
は、ゲート酸化後ゲート電極となるポリシリコンに先づ
比抵抗を下げる為に不純物を拡散した後パターンニング
し、その後該ポリシリコンをマスクとしてソース・ドレ
インとなる部分に不純物を拡散し、その後ポリシリコン
を絶縁する為に酸化してポリシリコン上に酸化膜を形成
する。
この際ポリシリコン上に成長した酸化膜は必ずしも一様
の厚さにはならず、特にポリシリコンの端でゲート酸化
膜と接している部分に於いては極端に酸化膜が薄くなる
事が知られている。
の厚さにはならず、特にポリシリコンの端でゲート酸化
膜と接している部分に於いては極端に酸化膜が薄くなる
事が知られている。
他方、集積回路に於いては、通常上記ポリシリコンゲー
トの端にはソース・ドレイン等に接続される他のポリシ
リコン配線やＡｌ配線が形成されるから、これら配線と
ゲートポリシリコン電極の間の電気的耐圧を電源電圧に
較べて充分大きくとる必要がある。従って上記の如く、
ゲートポリシリコン上に形成されたシリコン酸化膜がゲ
ートポリシリコン端でゲート酸化膜と接する部分で薄く
なっていると、この部分に於ける耐圧が低下してしまう
という大きな障害が生じる。
トの端にはソース・ドレイン等に接続される他のポリシ
リコン配線やＡｌ配線が形成されるから、これら配線と
ゲートポリシリコン電極の間の電気的耐圧を電源電圧に
較べて充分大きくとる必要がある。従って上記の如く、
ゲートポリシリコン上に形成されたシリコン酸化膜がゲ
ートポリシリコン端でゲート酸化膜と接する部分で薄く
なっていると、この部分に於ける耐圧が低下してしまう
という大きな障害が生じる。
この様な従来のＭＯＳ型半導体装置の製造方法に於ける
欠点を除く方法としては、ゲートポリシリコンを酸化す
る時の温度を変えたり、酸化雰囲気を種々変えて行うと
いう方法がある。しかしこの様な方法に於いては、ゲー
トポリシリコン上の酸化膜の形状をよくする為にのみ酸
化条件が決定されてしまうため、酸化条件を設定する時
の自由度がなくなるという欠点をもつ様になる。この為
に、ゲートポリシリコン酸化が他のトランジスタのゲー
ト絶縁膜の形成を兼ねている時等は、この従来法ではゲ
ートポリシリコン酸化を行う事が難しくなる。
欠点を除く方法としては、ゲートポリシリコンを酸化す
る時の温度を変えたり、酸化雰囲気を種々変えて行うと
いう方法がある。しかしこの様な方法に於いては、ゲー
トポリシリコン上の酸化膜の形状をよくする為にのみ酸
化条件が決定されてしまうため、酸化条件を設定する時
の自由度がなくなるという欠点をもつ様になる。この為
に、ゲートポリシリコン酸化が他のトランジスタのゲー
ト絶縁膜の形成を兼ねている時等は、この従来法ではゲ
ートポリシリコン酸化を行う事が難しくなる。
従って本発明の目的は、上記の欠点をなくしたゲートポ
リシリコンの酸化方法を提供する事である。
リシリコンの酸化方法を提供する事である。
本発明は、ゲートポリシリコンをパターニングした後、
該ゲートポリシリコンの側面のみに堆積により形成した
酸化膜を形成した後、該堆積により形成した酸化膜を酸
化するとともに該ゲートポリシリコン上面を酸化する
と、ゲートポリシリコンを被覆するシリコン酸化膜の形
状が改善され、かつ、ゲートポリシリコン上を走る他の
配線との間の耐圧が向上するという知見に基づくもので
ある。
該ゲートポリシリコンの側面のみに堆積により形成した
酸化膜を形成した後、該堆積により形成した酸化膜を酸
化するとともに該ゲートポリシリコン上面を酸化する
と、ゲートポリシリコンを被覆するシリコン酸化膜の形
状が改善され、かつ、ゲートポリシリコン上を走る他の
配線との間の耐圧が向上するという知見に基づくもので
ある。
本発明の方法は、先ず従来法と同様にゲートポリシリコ
ンをパターンニングした後、気相成長法（Chemical Vap
our Deposition、以下ＣＶＤと略す）や蒸着法、スパッ
タ法等でシリコン酸化膜を半導体基板全面に成長し、次
にリアクティブ・スパッタ・エッチング法等の異方性エ
ッチングにより該シリコン酸化膜を全面エッチして、ゲ
ートポリシリコン側面にのみ該シリコン酸化膜を残した
後、ゲートポリシリコンを酸化する工程を含む事を特徴
とする。
ンをパターンニングした後、気相成長法（Chemical Vap
our Deposition、以下ＣＶＤと略す）や蒸着法、スパッ
タ法等でシリコン酸化膜を半導体基板全面に成長し、次
にリアクティブ・スパッタ・エッチング法等の異方性エ
ッチングにより該シリコン酸化膜を全面エッチして、ゲ
ートポリシリコン側面にのみ該シリコン酸化膜を残した
後、ゲートポリシリコンを酸化する工程を含む事を特徴
とする。
本発明の方法に依れば、ゲートポリシリコン酸化の条件
に関係なくゲートポリシリコン上に一様なシリコン酸化
膜が形成でき、ゲートポリシリコンとその上を走る配線
との間の耐圧が大幅に向上するという大きな利点を有す
る。
に関係なくゲートポリシリコン上に一様なシリコン酸化
膜が形成でき、ゲートポリシリコンとその上を走る配線
との間の耐圧が大幅に向上するという大きな利点を有す
る。
次に本発明をよりよく理解する為に、図面を用いて説明
する。第１図は従来のポリシリコンゲートＭＯＳ型半導
体装置の製造方法を説明する為の断面図である。ポリシ
リコンゲートＭＯＳ型半導体装置の従来の製造方法は、
第１図(a)に示す如く先ずＰ型半導体基板(ウエハー)１
０１上に選択的に約１μ前後の厚いフィールドシリコン
酸化膜102を形成する。その後フィールドシリコン酸化
膜が形成されていない部分に数百〜１０００Åのゲート
シリコン酸化膜１０３を形成し、その上に不純物がドー
プされたゲートポリシリコン１０４を形成する。次いで
ソース・ドレイン１０５，１０６を形成する為に砒素
（Ａｓ）を１×１０16cm-2程度イオン 注入する。
する。第１図は従来のポリシリコンゲートＭＯＳ型半導
体装置の製造方法を説明する為の断面図である。ポリシ
リコンゲートＭＯＳ型半導体装置の従来の製造方法は、
第１図(a)に示す如く先ずＰ型半導体基板(ウエハー)１
０１上に選択的に約１μ前後の厚いフィールドシリコン
酸化膜102を形成する。その後フィールドシリコン酸化
膜が形成されていない部分に数百〜１０００Åのゲート
シリコン酸化膜１０３を形成し、その上に不純物がドー
プされたゲートポリシリコン１０４を形成する。次いで
ソース・ドレイン１０５，１０６を形成する為に砒素
（Ａｓ）を１×１０16cm-2程度イオン 注入する。
次に第１図(b)に示す如く、ゲートポリシリコン１０４
を他の配線から電気的に絶縁するために酸化してシリコ
ン酸化膜１０７を形成する。この時ゲートポリシリコン
１０４の下の端１０８，１０９に於いてはシリコン酸化
膜１０７の厚さが極端に小さくなる事が知られている。
を他の配線から電気的に絶縁するために酸化してシリコ
ン酸化膜１０７を形成する。この時ゲートポリシリコン
１０４の下の端１０８，１０９に於いてはシリコン酸化
膜１０７の厚さが極端に小さくなる事が知られている。
この原因については複雑な要因が絡んでいるがその一つ
として、ゲートポリシリコン１０４の酸化時に、酸素と
か水分子等の酸化因子がゲートポリシリコン１０４の端
からゲートシリコン酸化膜１０３中に入り込み、ゲート
ポリシリコン１０４の端をもち上げてしまう事が大きな
要因である。この為に第１図(c)に示す如く、ソース・
ドレイン１０５，１０６に接続するポリシリコン配線11
0,１１１がゲートポリシリコン１０４の端に重なる様な
場合には、ゲートポリシリコン端１０８，109の部分に
於いて、ゲートポリシリコン１０４とポリシリコン配線
１１０，１１１の間の耐圧が期待される値の数分の１し
かなくなり、甚々しくは殆んど短絡状態となる。
として、ゲートポリシリコン１０４の酸化時に、酸素と
か水分子等の酸化因子がゲートポリシリコン１０４の端
からゲートシリコン酸化膜１０３中に入り込み、ゲート
ポリシリコン１０４の端をもち上げてしまう事が大きな
要因である。この為に第１図(c)に示す如く、ソース・
ドレイン１０５，１０６に接続するポリシリコン配線11
0,１１１がゲートポリシリコン１０４の端に重なる様な
場合には、ゲートポリシリコン端１０８，109の部分に
於いて、ゲートポリシリコン１０４とポリシリコン配線
１１０，１１１の間の耐圧が期待される値の数分の１し
かなくなり、甚々しくは殆んど短絡状態となる。
この様なゲートポリシリコン端１０８，１０９に於ける
シリコン酸化膜１０７の薄膜化を抑える為に、シリコン
酸化膜１０７を形成する際の酸化条件を温度及び酸化雰
囲気の面から選ぶ方法が提案されている。しかしなが
ら、この酸化は集積回路の製作時にはシリコン酸化膜１
０７を形成する際の酸化が他の部分のＭＯＳトランジス
タのゲート酸化膜を形成する工程を兼ねる事が有り、又
ポリシリコン上の酸化膜の電気的性質は酸化条件に大き
く依存する事が判っているから、シリコン酸化膜１０７
の酸化条件が端１０８，１０９の形状によって制限され
るのは工程の自由度を大きく損うという欠点をもつ事と
なる。
シリコン酸化膜１０７の薄膜化を抑える為に、シリコン
酸化膜１０７を形成する際の酸化条件を温度及び酸化雰
囲気の面から選ぶ方法が提案されている。しかしなが
ら、この酸化は集積回路の製作時にはシリコン酸化膜１
０７を形成する際の酸化が他の部分のＭＯＳトランジス
タのゲート酸化膜を形成する工程を兼ねる事が有り、又
ポリシリコン上の酸化膜の電気的性質は酸化条件に大き
く依存する事が判っているから、シリコン酸化膜１０７
の酸化条件が端１０８，１０９の形状によって制限され
るのは工程の自由度を大きく損うという欠点をもつ事と
なる。
第２図は本発明の半導体装置の実施例を説明するための
図である。本発明の第１の実施例は第２図(a)に示す如
く、従来法と同様にＰ型半導体基板２０１上に選択的に
フィールドシリコン酸化膜２０２，ゲートシリコン酸化
膜２０３，ゲートポリシリコン２０４，ソース・ドレイ
ン２０５，２０６を形成した後、気相成長法（ＣＶＤ
法）によりシリコン酸化膜２０７をウエハー全面に成長
させる。このシリコン酸化膜２０７の成長は単なる常圧
の気相成長法だけでなく減圧気相成長法やプラズマ気相
成長法や、又スパッタ等の蒸着法により成長してもよ
い。これらの方法によって成長されるシリコン酸化膜２
０７の厚さは上記の成長法のどれに使用するか、又その
条件をどう設定するかで異なるが大体数千オングストロ
ームの厚さでよい。
図である。本発明の第１の実施例は第２図(a)に示す如
く、従来法と同様にＰ型半導体基板２０１上に選択的に
フィールドシリコン酸化膜２０２，ゲートシリコン酸化
膜２０３，ゲートポリシリコン２０４，ソース・ドレイ
ン２０５，２０６を形成した後、気相成長法（ＣＶＤ
法）によりシリコン酸化膜２０７をウエハー全面に成長
させる。このシリコン酸化膜２０７の成長は単なる常圧
の気相成長法だけでなく減圧気相成長法やプラズマ気相
成長法や、又スパッタ等の蒸着法により成長してもよ
い。これらの方法によって成長されるシリコン酸化膜２
０７の厚さは上記の成長法のどれに使用するか、又その
条件をどう設定するかで異なるが大体数千オングストロ
ームの厚さでよい。
次にリアクティブ・イオン・エッチング方式によってウ
エハー全面にわたりシリコン酸化膜207 をエッチングす
ると、第２図(b)図の如く、ゲートポリシリコン２０４
の端にのみシリコン酸化膜２０８，２０８′が残る。
エハー全面にわたりシリコン酸化膜207 をエッチングす
ると、第２図(b)図の如く、ゲートポリシリコン２０４
の端にのみシリコン酸化膜２０８，２０８′が残る。
この後、第２図(c)に示す如く、従来法と同様に酸化す
る事でゲートポリシリコン２０４上にシリコン酸化膜２
０９を形成する。このシリコン酸化膜２０９は、予め側
面につけられていたシリコン酸化膜２０８，２０８′が
更に酸化されてできた膜とゲートポリシリコン２０４が
直接酸化されてできたシリコン酸化膜とで形成されてい
る。このシリコン酸化膜２０９を形成する為の酸化時に
は予めシリコン酸化膜２０８，２０８′がゲートポリシ
リコン２０４の側面にあるから、酸素や水分子等の酸化
因子がゲートポリシリコン２０４の端の下からゲート酸
化膜２０３中に入り込む効果が抑えられ、その端の部分
でゲートポリシリコン２０４がもち上げられるという効
果がなくなり、従来法の如き耐圧の降下という問題はな
くなる。この為に、ゲートポリシリコン２０４の酸化条
件は任意に選択可能であり、工程が容易になるという大
きな利点を有するようになる。
る事でゲートポリシリコン２０４上にシリコン酸化膜２
０９を形成する。このシリコン酸化膜２０９は、予め側
面につけられていたシリコン酸化膜２０８，２０８′が
更に酸化されてできた膜とゲートポリシリコン２０４が
直接酸化されてできたシリコン酸化膜とで形成されてい
る。このシリコン酸化膜２０９を形成する為の酸化時に
は予めシリコン酸化膜２０８，２０８′がゲートポリシ
リコン２０４の側面にあるから、酸素や水分子等の酸化
因子がゲートポリシリコン２０４の端の下からゲート酸
化膜２０３中に入り込む効果が抑えられ、その端の部分
でゲートポリシリコン２０４がもち上げられるという効
果がなくなり、従来法の如き耐圧の降下という問題はな
くなる。この為に、ゲートポリシリコン２０４の酸化条
件は任意に選択可能であり、工程が容易になるという大
きな利点を有するようになる。
この実施例に於いては、シリコン酸化膜２０８，２０
８′は、ソース・ドレイン２０５，２０６のための Ａ
ｓ イオン注入の後に形成されているがその前に形成し
てもよい。その場合にはＡｓイオン注入のエネルギーを
適当に選択する事で、ゲートポリシリコン２０４の端の
ソース・ドレイン２０５，２０６の拡散深さを非常に浅
く出来て、ショートチャンネルのＭＯＳ型半導体装置の
製造に適した方法である。
８′は、ソース・ドレイン２０５，２０６のための Ａ
ｓ イオン注入の後に形成されているがその前に形成し
てもよい。その場合にはＡｓイオン注入のエネルギーを
適当に選択する事で、ゲートポリシリコン２０４の端の
ソース・ドレイン２０５，２０６の拡散深さを非常に浅
く出来て、ショートチャンネルのＭＯＳ型半導体装置の
製造に適した方法である。
更に又、シリコン酸化膜２０８，２０８′の中に予めソ
ース・ドレイン２０５，２０６に含まれる不純物と同じ
伝導型を与える不純物を含ませておけば、イオン注入で
決定されるソース・ドレイン２０５，２０６の不純物濃
度と異なった不純物濃度の拡散層を形成でき、例えばこ
の拡散層の濃度を薄くすればドレイン部分でのドレイン
２０６と基板２０１の間の耐圧を高くする事ができる。
また、本発明によればシリコン基板表面が露出しないよ
うにシリコン酸化膜で覆ったまま、ゲート電極側面にの
みシリコン酸化膜を残す工程及びゲート電極自身を酸化
して絶縁する工程を行うことにより、ソース・ドレイン
領域が酸化してデバイス特性が変動するという不具合は
全くない。
ース・ドレイン２０５，２０６に含まれる不純物と同じ
伝導型を与える不純物を含ませておけば、イオン注入で
決定されるソース・ドレイン２０５，２０６の不純物濃
度と異なった不純物濃度の拡散層を形成でき、例えばこ
の拡散層の濃度を薄くすればドレイン部分でのドレイン
２０６と基板２０１の間の耐圧を高くする事ができる。
また、本発明によればシリコン基板表面が露出しないよ
うにシリコン酸化膜で覆ったまま、ゲート電極側面にの
みシリコン酸化膜を残す工程及びゲート電極自身を酸化
して絶縁する工程を行うことにより、ソース・ドレイン
領域が酸化してデバイス特性が変動するという不具合は
全くない。
第１図(a)〜(c)は従来の半導体製造方法を説明する為の
断面図、第２図(a)〜(c)は本発明の半導体装置の製造方
法を説明するための断面図である。 尚、図に於いて、１０１，２０１……Ｐ型半導体基板、
１０２，２０２……フィルド酸化膜、１０３，２０３…
…ゲート酸化膜、１０４，２０４……ゲートポリシリコ
ン、１０５，２０５……ソース、１０６，２０６……ド
レイン、１０７，２０７，２０８，２０８′，２０９…
…シリコン酸化膜、１０８，１０９……ゲートポリシリ
端、１１０，１１１……ソース・ドレインへの配線ポリ
シリコンである。
断面図、第２図(a)〜(c)は本発明の半導体装置の製造方
法を説明するための断面図である。 尚、図に於いて、１０１，２０１……Ｐ型半導体基板、
１０２，２０２……フィルド酸化膜、１０３，２０３…
…ゲート酸化膜、１０４，２０４……ゲートポリシリコ
ン、１０５，２０５……ソース、１０６，２０６……ド
レイン、１０７，２０７，２０８，２０８′，２０９…
…シリコン酸化膜、１０８，１０９……ゲートポリシリ
端、１１０，１１１……ソース・ドレインへの配線ポリ
シリコンである。
Claims (1)
- 【請求項１】半導体基板の一主面上に第１のシリコン酸
化膜を形成する工程と、前記第１のシリコン酸化膜上に
ポリシリコンを材料とするゲート電極を形成する工程
と、前記半導体基板表面には前記第１のシリコン酸化膜
を残し、かつ、堆積により形成した第２のシリコン酸化
膜を前記ゲート電極側面のみに残すように形成する工程
と、前記第２のシリコン酸化膜を酸化するとともに前記
ゲート電極上面を酸化して第３のシリコン酸化膜を形成
する工程を含む事を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105880A JPH0618211B2 (ja) | 1981-07-07 | 1981-07-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105880A JPH0618211B2 (ja) | 1981-07-07 | 1981-07-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS587867A JPS587867A (ja) | 1983-01-17 |
| JPH0618211B2 true JPH0618211B2 (ja) | 1994-03-09 |
Family
ID=14419241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105880A Expired - Lifetime JPH0618211B2 (ja) | 1981-07-07 | 1981-07-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618211B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0834309B2 (ja) * | 1986-11-25 | 1996-03-29 | セイコーエプソン株式会社 | Ｍｏｓ型半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPS5544779A (en) * | 1978-09-27 | 1980-03-29 | Toshiba Corp | Producing method for mos semiconductor device |
-
1981
- 1981-07-07 JP JP56105880A patent/JPH0618211B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS587867A (ja) | 1983-01-17 |
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