JPH0834309B2 - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH0834309B2 JPH0834309B2 JP61280325A JP28032586A JPH0834309B2 JP H0834309 B2 JPH0834309 B2 JP H0834309B2 JP 61280325 A JP61280325 A JP 61280325A JP 28032586 A JP28032586 A JP 28032586A JP H0834309 B2 JPH0834309 B2 JP H0834309B2
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- silicon oxide
- forming
- semiconductor substrate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOS型半導体装置に関し、特にMOS型半導体
装置のソース若しくはドレインあるいはその両者をセル
フアラインでつくることによつて、微細化を図かること
に関するものである。
装置のソース若しくはドレインあるいはその両者をセル
フアラインでつくることによつて、微細化を図かること
に関するものである。
従来、第２図（ａ）〜（ｃ）に示すように、MOS型半
導体装置の製造方法においてソースあるいはドレインあ
るいはその両者をセルフアラインで形成する場合以下の
ような製造方法であつた。
導体装置の製造方法においてソースあるいはドレインあ
るいはその両者をセルフアラインで形成する場合以下の
ような製造方法であつた。
シリコン基板201上に200Åのゲート酸化膜を形成さ
せ、第１の多結晶シリコン203を5000Å堆積した後、880
℃30分多結晶シリコン中へリンを拡散させ、次にレジス
トパターンをマスクにして前記多結晶シリコンをパター
ニングする。（第２図（ａ））この後、900℃WET雰囲気
中で60分熱酸化し、リンがドープされた第１の多結晶シ
リコン203の周囲に1500Åの熱酸化膜204を形成させる。
この時シリコン基板201には総膜厚400Åの酸化シリコン
205が形成される。
せ、第１の多結晶シリコン203を5000Å堆積した後、880
℃30分多結晶シリコン中へリンを拡散させ、次にレジス
トパターンをマスクにして前記多結晶シリコンをパター
ニングする。（第２図（ａ））この後、900℃WET雰囲気
中で60分熱酸化し、リンがドープされた第１の多結晶シ
リコン203の周囲に1500Åの熱酸化膜204を形成させる。
この時シリコン基板201には総膜厚400Åの酸化シリコン
205が形成される。
こののち、レジストパターンを用いて選択的に、ソー
スまたはドレインまたはその両者上にある酸化シリコン
膜205をWETエツチングもしくはドライエツチングによつ
て開孔した後、第２の多結晶シリコン206を形成させ、
セルフアラインとしていた。
スまたはドレインまたはその両者上にある酸化シリコン
膜205をWETエツチングもしくはドライエツチングによつ
て開孔した後、第２の多結晶シリコン206を形成させ、
セルフアラインとしていた。
しかし、前記の従来技術では、第１の多結晶シリコン
と第２の多結晶シリコン間の酸化シリコン膜は、うすい
所では1000Å以下となり、第１の多結晶シリコンと第２
の多結晶シリコン間の絶縁耐圧が十分でなくなる。
と第２の多結晶シリコン間の酸化シリコン膜は、うすい
所では1000Å以下となり、第１の多結晶シリコンと第２
の多結晶シリコン間の絶縁耐圧が十分でなくなる。
また第１の多結晶シリコンの周囲に1500Åの熱酸化膜
が形成される際、第１の多結晶シリコンは、膜厚は4200
Åとなり線幅も0.2μｍ程度減少するため、第１の多結
晶シリコンのPsは減少してしまう。
が形成される際、第１の多結晶シリコンは、膜厚は4200
Åとなり線幅も0.2μｍ程度減少するため、第１の多結
晶シリコンのPsは減少してしまう。
さらに、長時間WET酸化を行なうため、表面層の不純
物分布が変化してしまうという欠点を有していた。
物分布が変化してしまうという欠点を有していた。
本発明は、上記の不具合点を解決するもので、第１の
多結晶シリコンと第２の多結晶シリコン間耐厚を向上か
つ安定させることを主な目的とする。
多結晶シリコンと第２の多結晶シリコン間耐厚を向上か
つ安定させることを主な目的とする。
本発明のMOS型半導体装置の製造方法は、半導体基体
上にゲート酸化膜を形成する工程と、前記ゲート酸化膜
上に、上部に第１のシリコン酸化膜を有するゲート電極
を形成する工程と、前記半導体基体上方に第２のシリコ
ン酸化膜を形成する工程と、前記第２のシリコン酸化膜
を全面エッチングすることにより、前記ゲート電極及び
前記第１のシリコン酸化膜側壁に前記第２のシリコン酸
化膜よりなるサイドウォールを形成する工程と、前記半
導体基体上方に第３のシリコン酸化膜を形成する工程
と、前記ゲート電極上方の一部及び前記ゲート電極が形
成されていない前記半導体上方の一部にわたる幅を有す
るコンタクトホールを形成するために、前記第３のシリ
コン酸化膜、前記第１のシリコン酸化膜及び前記サイド
ウォールの一部をエッチングする工程と、前記半導体基
体上方に導電膜を形成した後パターニングすることによ
って、少なくともコンタクトホール内に配線層を形成
し、前記半導体基体と前記配線層を接触させる工程と、
を有することを特徴とする。
上にゲート酸化膜を形成する工程と、前記ゲート酸化膜
上に、上部に第１のシリコン酸化膜を有するゲート電極
を形成する工程と、前記半導体基体上方に第２のシリコ
ン酸化膜を形成する工程と、前記第２のシリコン酸化膜
を全面エッチングすることにより、前記ゲート電極及び
前記第１のシリコン酸化膜側壁に前記第２のシリコン酸
化膜よりなるサイドウォールを形成する工程と、前記半
導体基体上方に第３のシリコン酸化膜を形成する工程
と、前記ゲート電極上方の一部及び前記ゲート電極が形
成されていない前記半導体上方の一部にわたる幅を有す
るコンタクトホールを形成するために、前記第３のシリ
コン酸化膜、前記第１のシリコン酸化膜及び前記サイド
ウォールの一部をエッチングする工程と、前記半導体基
体上方に導電膜を形成した後パターニングすることによ
って、少なくともコンタクトホール内に配線層を形成
し、前記半導体基体と前記配線層を接触させる工程と、
を有することを特徴とする。
以下、実施例に基づき本発明を詳細に説明する。
第１図（ａ）〜（ｄ）は、本発明の実施例を工程順に
示す断面図である。シリコン基板100上にゲート酸化膜1
01を200Å形成させた後、第１の多結晶シリコン102を40
00Å堆積させた。前記第１の多結晶シリコンに880℃で3
0分間リンを拡散させた後第１の酸化シリコン103を3000
Å堆積させる。（第１図（ａ）） 次に、レジストパターンを用いて、前記第１の酸化シ
リコン103と、前記第１の多結晶シリコン102をDryエツ
チングする。この後さらに、第２の酸化シリコン膜を35
00Å堆積し再びドライエツチングにより全面エツチし、
第１の多結晶シリコン102及び第１の酸化シリコン103の
側壁にサイドウオール104を形成させる。（第１図
（ｂ）） 次に、第３の酸化シリコン膜105を1000Å堆積させた
後、レジストパターンを用いて、セルフアラインを必要
とする、ソースまたはドレインまたは両者を開孔し、ド
ライエツチングもしくはWETエツチングによつて、シリ
コン基板100を露出させる。（第１図（ｃ）） このエツチングによつて、第１の酸化シリコンの総膜
厚は2400Å程度になる、またサイドウオール104の膜厚
は2000Åとなる。
示す断面図である。シリコン基板100上にゲート酸化膜1
01を200Å形成させた後、第１の多結晶シリコン102を40
00Å堆積させた。前記第１の多結晶シリコンに880℃で3
0分間リンを拡散させた後第１の酸化シリコン103を3000
Å堆積させる。（第１図（ａ）） 次に、レジストパターンを用いて、前記第１の酸化シ
リコン103と、前記第１の多結晶シリコン102をDryエツ
チングする。この後さらに、第２の酸化シリコン膜を35
00Å堆積し再びドライエツチングにより全面エツチし、
第１の多結晶シリコン102及び第１の酸化シリコン103の
側壁にサイドウオール104を形成させる。（第１図
（ｂ）） 次に、第３の酸化シリコン膜105を1000Å堆積させた
後、レジストパターンを用いて、セルフアラインを必要
とする、ソースまたはドレインまたは両者を開孔し、ド
ライエツチングもしくはWETエツチングによつて、シリ
コン基板100を露出させる。（第１図（ｃ）） このエツチングによつて、第１の酸化シリコンの総膜
厚は2400Å程度になる、またサイドウオール104の膜厚
は2000Åとなる。
従つて、第１の多結晶シリコンの周囲は少なくとも20
00Åの酸化膜でおおわれることになるため、十分な絶縁
耐圧が得られる。
00Åの酸化膜でおおわれることになるため、十分な絶縁
耐圧が得られる。
次に、第２の多結晶シリコン107を3000Å堆積させる
ことで、セルフアライン構造を作る。（第１図（ｄ）） 以上、本発明のMOS型半導体装置の製造方法を工程を
追つて説明したが、上記実施例はあくまで一実施例にす
ぎない。
ことで、セルフアライン構造を作る。（第１図（ｄ）） 以上、本発明のMOS型半導体装置の製造方法を工程を
追つて説明したが、上記実施例はあくまで一実施例にす
ぎない。
以上延べたように、本発明の製造方法によることによ
つて、ゲート電極と配線金属または多結晶シリコン間の
絶縁耐電界が向上し信頼性が向上すると共に、歩留りも
従来工程より約45％も上昇した。さらに、第３のシリコ
ン酸化膜を形成することによって、配線層をパターニン
グする際に、コンタクトを形成しない部分の半導体基体
の損傷を防ぐことができる。
つて、ゲート電極と配線金属または多結晶シリコン間の
絶縁耐電界が向上し信頼性が向上すると共に、歩留りも
従来工程より約45％も上昇した。さらに、第３のシリコ
ン酸化膜を形成することによって、配線層をパターニン
グする際に、コンタクトを形成しない部分の半導体基体
の損傷を防ぐことができる。
第１図（ａ）〜（ｄ）は本発明のMOS型半導体装置の製
造方法の一例を示す製造工程断面図である。 第２図（ａ）〜（ｃ）は従来のMOS型半導体装置の製造
方法の一例を示す製造工程断面図である。 100,201……シリコン基板 101,202……ゲート酸化膜 102,203……第１の多結晶シリコン 103……第１の酸化シリコン 104……サイドウオール 105……第３の酸化シリコン 106……レジスト 107,206……第２の多結晶シリコン
造方法の一例を示す製造工程断面図である。 第２図（ａ）〜（ｃ）は従来のMOS型半導体装置の製造
方法の一例を示す製造工程断面図である。 100,201……シリコン基板 101,202……ゲート酸化膜 102,203……第１の多結晶シリコン 103……第１の酸化シリコン 104……サイドウオール 105……第３の酸化シリコン 106……レジスト 107,206……第２の多結晶シリコン
Claims (1)
- 【請求項１】半導体基体上にゲート酸化膜を形成する工
程と、 前記ゲート酸化膜上に、上部に第１のシリコン酸化膜を
有するゲート電極を形成する工程と、 前記半導体基体上方に第２のシリコン酸化膜を形成する
工程と、 前記第２のシリコン酸化膜を全面エッチングすることに
より、前記ゲート電極及び前記第１のシリコン酸化膜側
壁に前記第２のシリコン酸化膜よりなるサイドウォール
を形成する工程と、 前記半導体基体上方に第３のシリコン酸化膜を形成する
工程と、 前記ゲート電極上方の一部及び前記ゲート電極が形成さ
れていない前記半導体基体上方の一部にわたる幅を有す
るコンタクトホールを形成するために、前記第３のシリ
コン酸化膜、前記第１のシリコン酸化膜及び前記サイド
ウォールの一部をエッチングする工程と、 前記半導体基体上方に導電膜を形成した後パターニング
することによって、少なくともコンタクトホール内に配
線層を形成し、前記半導体基体と前記配線層を接触させ
る工程と、 を有することを特徴とするMOS型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61280325A JPH0834309B2 (ja) | 1986-11-25 | 1986-11-25 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61280325A JPH0834309B2 (ja) | 1986-11-25 | 1986-11-25 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63133574A JPS63133574A (ja) | 1988-06-06 |
| JPH0834309B2 true JPH0834309B2 (ja) | 1996-03-29 |
Family
ID=17623428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61280325A Expired - Lifetime JPH0834309B2 (ja) | 1986-11-25 | 1986-11-25 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834309B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612557A (en) * | 1986-10-27 | 1997-03-18 | Seiko Epson Corporation | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
| JP2596113B2 (ja) * | 1989-02-02 | 1997-04-02 | 松下電器産業株式会社 | 半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0618211B2 (ja) * | 1981-07-07 | 1994-03-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH0612822B2 (ja) * | 1984-07-27 | 1994-02-16 | 株式会社日立製作所 | 半導体装置 |
| JPS6159750A (ja) * | 1984-08-30 | 1986-03-27 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPS61183954A (ja) * | 1985-02-08 | 1986-08-16 | Toshiba Corp | 読み出し専用半導体記憶装置の製造方法 |
| JPS61183967A (ja) * | 1985-02-08 | 1986-08-16 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-11-25 JP JP61280325A patent/JPH0834309B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63133574A (ja) | 1988-06-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |